FR3060201A1 - Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication - Google Patents

Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication Download PDF

Info

Publication number
FR3060201A1
FR3060201A1 FR1662301A FR1662301A FR3060201A1 FR 3060201 A1 FR3060201 A1 FR 3060201A1 FR 1662301 A FR1662301 A FR 1662301A FR 1662301 A FR1662301 A FR 1662301A FR 3060201 A1 FR3060201 A1 FR 3060201A1
Authority
FR
France
Prior art keywords
substrate
face
layer
trench
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1662301A
Other languages
English (en)
Other versions
FR3060201B1 (fr
Inventor
Thomas Lacave
Philippe Gilet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aledia
Original Assignee
Aledia
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aledia filed Critical Aledia
Priority to FR1662301A priority Critical patent/FR3060201B1/fr
Priority to US16/468,575 priority patent/US20190333802A1/en
Priority to PCT/FR2017/053421 priority patent/WO2018109320A1/fr
Priority to EP17821688.3A priority patent/EP3552232A1/fr
Publication of FR3060201A1 publication Critical patent/FR3060201A1/fr
Application granted granted Critical
Publication of FR3060201B1 publication Critical patent/FR3060201B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Abstract

L'invention concerne un dispositif électronique (40) comprenant un substrat semiconducteur (10) ayant des première et deuxième faces opposées (12, 13) et comprenant une tranchée d'isolation électrique (42) s'étendant dans le substrat depuis la première face (12) jusqu'à la deuxième face (13), la tranchée d'isolation électrique comprenant des parois latérales (20), une couche isolante électriquement (24) recouvrant les parois latérales et un coeur (26) en un matériau de remplissage séparé du substrat par la couche isolante et comprenant une portion isolante électriquement (44) s'étendant dans le substrat depuis la première face (12) et recouvrant le coeur (26).

Description

Domaine
La présente invention concerne de façon générale les dispositifs électroniques et leurs procédés de fabrication. Exposé de l’art antérieur
Pour certaines applications, il est souhaitable de pouvoir former des tranchées d'isolation électrique dans un substrat semiconducteur d'un circuit électronique de façon à isoler électriquement des portions du substrat les unes des autres. Un exemple d'application correspond à la réalisation de dispositifs optoélectroniques à base de matériaux semiconducteurs. Par dispositifs optoélectroniques, on entend des dispositifs adaptés à effectuer la conversion d'un signal électrique en un rayonnement électromagnétique ou inversement, et notamment des dispositifs dédiés à la détection, la mesure ou l'émission d'un rayonnement électromagnétique ou des dispositifs dédiés à des applications photovoltaïques.
Les dispositifs optoélectroniques peuvent comprendre des composants optoélectroniques, par exemple des diodes électroluminescentes, formées sur le substrat semiconducteur. Les tranchées d'isolation électrique peuvent être formées dans le
B15284 - Trench substrat pour isoler électriquement une portion du substrat pour chaque composant optoélectronique.
La figure 1 est une vue en coupe, partielle et schématique, d'un exemple d'un circuit électronique 5 comprenant un substrat semiconducteur 10 ayant une face supérieure 12 et une face inférieure 13 et comprenant une tranchée d'isolation électrique 14 qui délimite deux portions 16 et 18 du substrat 10. La tranchée 14 s'étend dans le substrat 10 depuis la face 12 jusqu'à la face 13. La tranchée 14 comprend des parois latérales 20. Une couche isolante électriquement 24 recouvre les parois latérales 20 de la tranchée 14. Un coeur 26 en un matériau de remplissage, par exemple un matériau semiconducteur, remplit le reste de la tranchée 14, le coeur 26 étant séparé du substrat 10 par la couche isolante 24.
Le circuit électronique 5 peut comprendre en outre, sur la face 12, une couche 30 d'un matériau facilitant la formation de composants optoélectroniques, non représentés. La couche 30 peut être conductrice et est dans ce cas ouverte au niveau de la tranchée 14. Le circuit électronique 5 peut comprendre en outre une couche isolante électriquement ou un empilement de couches isolantes électriquement recouvrant la face 12 et/ou la face 13 et la tranchée 14. A titre d'exemple, on a représenté deux couches isolantes électriquement 32, 34 étant représentées à titre d'exemple en figure 1 du côté de la face 12 et une couche isolante 35 du côté de la face 13, par exemple au contact de la face 13. Des plots conducteurs électriquement, non représentés, peuvent être prévus sur la couche isolante 35 et au travers de la couche isolante 35 au contact des portions 16 et 18 du substrat 10.
Les parois latérales 20 peuvent être sensiblement parallèles comme cela est représenté en figure 1. On appelle alors dimension latérale L, également appelée largeur, de la tranchée 14 la distance entre les deux parois latérales 20. A titre de variante, les parois latérales 20 peuvent être sensiblement inclinées l'une par rapport à l'autre, les parois latérales 20 se rapprochant par exemple l'une de l'autre en s'éloignant de la face
B15284 - Trench
12. Dans ce cas, la largeur L de la tranchée 14 correspond à la distance moyenne séparant les deux parois latérales. On appelle P l'épaisseur du substrat 10, c'est-à-dire la distance entre les faces 12 et 13, ce qui correspond sensiblement à la profondeur de la tranchée 14 obtenue après une étape d'amincissement du substrat 10. En outre, on appelle E l'épaisseur de la couche isolante 24. La couche isolante 24 peut avoir une épaisseur sensiblement constante. A titre de variante, l'épaisseur de la couche isolante 24 peut ne pas être constante. Dans ce cas, l'épaisseur E correspond à l'épaisseur minimale de la couche isolante 24.
La largeur L et l'épaisseur E sont déterminées en fonction de la tenue en tension souhaitée pour la tranchée 14, c'est-à-dire la tension minimale, appelée tension de claquage, appliquée entre les portions 16 et 18 du substrat 10 au niveau de la surface 12 pour laquelle la tranchée 14 devient conductrice électriquement. Les dimensions L et E sont généralement déterminées par simulation.
Toutefois, dans certains cas, la tension de claquage réellement mesurée peut être inférieure à la tension de claquage prévue par simulation.
Résumé
Un objet d'un mode de réalisation est de prévoir un circuit électronique comprenant des tranchées d'isolation électrique palliant tout ou partie des inconvénients des tranchées existantes.
Un autre objet d'un mode de réalisation est que la tension de claquage des tranchées d'isolation électrique est augmentée.
Un autre objet d'un mode de réalisation est que le procédé de fabrication des tranchées d'isolation électrique comprend un nombre réduit d'étapes supplémentaires par rapport à un procédé de fabrication de tranchées d'isolation électrique classiques.
B15284 - Trench
Un autre objet d'un mode de réalisation est que les tranchées d'isolation électrique ne forment pas de zones bombées ni de creux sur la face supérieure du substrat.
Ainsi, un mode de réalisation prévoit un dispositif électronique comprenant un substrat semiconducteur ayant des première et deuxième faces opposées et comprenant une tranchée d'isolation électrique s'étendant dans le substrat depuis la première face jusqu'à la deuxième face, la tranchée d'isolation électrique comprenant des parois latérales, une couche isolante électriquement recouvrant les parois latérales et un coeur en un matériau de remplissage séparé du substrat par la couche isolante et comprenant une portion isolante électriquement s'étendant dans le substrat depuis la première face et recouvrant le coeur.
Selon un mode de réalisation, la première face est plane à l'emplacement de la tranchée d'isolation électrique.
Selon un mode de réalisation, la portion isolante est un oxyde thermique.
Selon un mode de réalisation, la portion isolante est en oxyde de silicium.
Selon un mode de réalisation, le matériau de remplissage est du silicium polycristallin.
Selon un mode de réalisation, la portion isolante électriquement s'étend latéralement dans le substrat par rapport au reste de la tranchée d'isolation électrique.
Selon un mode de réalisation, le dispositif comprend au moins des premier et deuxième composants optoélectroniques adaptés à émettre un rayonnement électromagnétique ou à absorber un rayonnement électromagnétique, le premier composant optoélectronique reposant sur une première portion du substrat et le deuxième composant optoélectronique reposant sur une deuxième portion du substrat, la tranchée d'isolation électrique séparant la première portion de la deuxième portion.
Un mode de réalisation prévoit également un procédé de fabrication d'un dispositif électronique, tel que défini précédemment, comprenant les étapes suivantes :
B15284 - Trench (a) formation d'une première ouverture dans le substrat depuis la première face ;
(b) formation d'une couche du matériau de la couche isolante électriquement dans la première ouverture et sur la première face ;
(c) formation d'une couche du matériau de remplissage dans l'ouverture et sur la première face ; et (d) formation de la portion isolante.
Selon un mode de réalisation, l'étape comprend une étape d'oxydation thermique.
Selon un mode de réalisation, l'étape (d) comprend une étape d'oxydation thermique.
Selon un mode de réalisation, l'étape (d) comprend une étape de dépôt chimique en phase vapeur suivie d'une étape de recuit thermique à plus de 500 °C.
Selon un mode de réalisation, le procédé comprend en outre une étape (e) de gravure des parties de la couche du matériau de la couche isolante électriquement et de la couche du matériau de remplissage présentes sur la première face.
Selon un mode de réalisation, l'étape (e) est réalisée
avant 1'étape (d). Selon un mode de réalisation, l'étape (d) est réalisée
avant 1'étape (e). Selon un mode de réalisation, le procédé comprend, en
outre, la formation, avant l'étape (d), d'une deuxième ouverture dans la couche du matériau de la couche isolante électriquement, la couche du matériau de remplissage sur la première face et le substrat à l'emplacement de la portion isolante.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
B15284 - Trench la figure 1, décrite précédemment, est une vue en coupe, partielle et schématique, d'un exemple d'un circuit électronique comprenant une tranchée d'isolation électrique ;
les figures 2 et 3 sont des vues en coupe, partielles et schématiques, de modes de réalisation d'un circuit électronique comprenant une tranchée d'isolation électrique ;
les figures 4A à 4G sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique du circuit électronique de la figure 2 ;
les figures 5A à 5C sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique du circuit électronique de la figure 2 ; et les figures 6A et 6B sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique du circuit électronique de la figure 2.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que les termes dessus, dessous, supérieur, inférieur, etc., il est fait référence à l'orientation des figures ou à un dispositif électronique dans une position normale d'utilisation.
Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les composants électroniques d'un circuit électronique sont bien connus de l'homme du métier et ne sont pas décrits en détail par la suite. Dans la suite de
B15284 - Trench la description, les expressions sensiblement, environ et approximativement signifient à 10 % près, de préférence à 5 % près.
Les inventeurs ont mis en évidence que, pour la structure de tranchée d'isolation électrique 14 représentée en figure 1, un arc électrique tend à se former de façon privilégiée en cas de claquage entre la portion 16 ou 18 et le coeur 2 6 au travers de la couche isolante 32 au sommet de la couche isolante 24. Une explication serait que la couche isolante 32 est de façon générale en un matériau isolant électriquement ayant des propriétés électroniques moins bonnes que le matériau isolant électriquement formant la couche isolante 24, notamment en raison du procédé de fabrication de ces couches isolantes. Une autre explication serait que la géométrie du dispositif entraîne des effets de pointe (champ électrostatique d'amplitude localement plus élevée qu'ailleurs) qui favorisent la formation d'arcs électriques en cas de claquage entre la portion 16 ou 18 et le coeur 2 6 au travers de la couche isolante 32 au sommet de la couche isolante 24.
Un mode de réalisation prévoit d'augmenter l'isolation électrique au sommet de la tranchée d'isolation électrique pour éviter la formation d'un arc électrique dans cette zone. Ceci permet d'augmenter la tension de claquage de la tranchée d'isolation électrique et ainsi la tension maximale du circuit électronique.
La figure 2 représente un mode de réalisation d'un circuit électronique 40 comprenant une tranchée d'isolation électrique 42. La tranchée 42 comprend l'ensemble des éléments de la tranchée 14 représentée en figure 1 et comprend, en outre, une portion enterrée isolante électriquement 44 qui s'étend dans le substrat 10 depuis la face 12 sur une profondeur P' inférieure à la profondeur P de la tranchée 42 et qui recouvre la couche isolante 24 et le coeur 26. On appelle L' la dimension latérale, également appelée largeur, de la portion isolante 44. La largeur L de la tranchée 42 correspond à la largeur, telle que définie
B15284 - Trench précédemment pour la tranchée 14, de la tranchée 42 en l'absence de la portion isolante 44. Selon un mode de réalisation, la portion isolante 44 dépasse latéralement de chaque côté de la tranchée 42 d'un dépassement O. De préférence, la face 12 est sensiblement plane au niveau de la tranchée 42 et la surface supérieure de la portion isolante 44 est sensiblement coplanaire avec la face 12. Ceci signifie que la portion isolante 44 ne forme ni zone bombée ni creux sur la face 12. Ceci permet de faciliter la réalisation des étapes ultérieures du procédé de fabrication du circuit électronique 40, notamment dans la mesure où des étapes ultérieures de dépôt de couches seront réalisées sur une surface sensiblement plane.
La figure 3 représente un mode de réalisation d'un circuit électronique 45 comprenant l'ensemble des éléments du circuit électronique 40 à la différence que la portion isolante 44 ne recouvre que le coeur 26, la couche isolante 24 s'étendant jusqu'à la face 12. La largeur L' de la portion isolante 44 correspond alors sensiblement à la dimension latérale du coeur 26.
Le substrat 10 peut correspondre à une structure monobloc ou correspondre à une couche recouvrant un support constitué d'un autre matériau. Le substrat 10 est de préférence un substrat semiconducteur, par exemple un substrat en silicium, en germanium, en carbure de silicium, en un composé III-V, tel que du GaN ou du GaAs, ou un substrat en ZnO. De préférence, le substrat 10 est un substrat de silicium monocristallin. De préférence, il s'agit d'un substrat semiconducteur compatible avec les procédés de fabrication mis en oeuvre en microélectronique. Le substrat 10 peut correspondre à une structure multicouches de type silicium sur isolant, également appelée SOI (sigle anglais pour Silicon On Insulator) . A titre de variante, le substrat 10 peut correspondre à une structure BSOI (sigle anglais pour Bonded Silicon On Insulator) . A titre de variante, le substrat 10 peut correspondre à un empilement de plusieurs couches de silicium ayant des concentrations différentes de dopants, par exemple de
B15284 - Trench type P. L'épaisseur du substrat 10 du circuit électronique 45, obtenue à la fin du procédé de fabrication du circuit électronique 45, qui, comme cela est décrit plus en détail par la suite, comprend une étape d'amincissement, peut être comprise entre 2 pm et 150 pm.
Le substrat 10 peut être fortement dopé, faiblement dopé ou non dopé. Dans le cas où le substrat est fortement dopé, le substrat semiconducteur 10 peut être dopé de façon à baisser la résistivité électrique jusqu'à une résistivité proche de celle des métaux, de préférence inférieure à quelques mohm.cm. Le substrat 10 est, par exemple, un substrat fortement dopé avec une concentration de dopants comprise entre 5*10^5 atomes/cm^ et 2*iq20 atomes/cm^. Dans le cas où le substrat est faiblement dopé d'un premier type de conductivité, par exemple avec une concentration de dopants inférieure ou égale à 5*10^5 atomes/cm3, de préférence sensiblement égale à 10^5 atomes/cm3, une région dopée du premier type de conductivité ou d'un deuxième type de conductivité, opposé au premier type, plus fortement dopée que le substrat peut être prévue qui s'étend dans le substrat 10 depuis la face 12. Dans le cas d'un substrat 10 de silicium, des exemples de dopants de type P sont le bore (B) ou l'indium (In) et des exemples de dopants de type N sont le phosphore (P), l'arsenic (As), ou l'antimoine (Sb) .
Lorsqu'elle est présente, la couche 30 peut être en un matériau favorisant la croissance d'éléments semiconducteurs non représentés. La couche 30 peut correspondre à une couche unique ou à un empilement d'au moins deux couches. A titre d'exemple, la couche 30 comprend un nitrure, un carbure ou un borure d'un métal de transition de la colonne IV, V ou VI du tableau périodique des éléments ou une combinaison de ces composés. A titre d'exemple, la couche 30 peut être au moins en partie en nitrure d'aluminium (AIN), en oxyde d'aluminium (AI2O3), en bore (B), en nitrure de bore (BN), en titane (Ti), en nitrure de titane (TiN), en tantale (Ta), en nitrure de tantale (TaN), en hafnium (Hf), en nitrure d'hafnium (HfN), en niobium (Nb), en nitrure de niobium (NbN), en
B15284 - Trench zirconium (Zr) , en borate de zirconium (ZrBg) , en nitrure de zirconium (ZrN) , en carbure de silicium (SiC) , en nitrure et carbure de tantale (TaCN) , ou en nitrure de magnésium sous la forme MgxNy, où x est environ égal à 3 et y est environ égal à 2, par exemple du nitrure de magnésium selon la forme MggNg. La couche 30 peut être dopée du même type de conductivité que le substrat 10. La couche 30 a, par exemple, une épaisseur comprise entre 1 nm et 300 nm, de préférence comprise entre 10 nm et 60 nm. A titre de variante, la couche 30 peut être remplacée par des plots, ayant une structure monocouche ou multicouche, reposant sur la face 12 du substrat 10, chaque élément semiconducteur reposant sur l'un des plots.
Chaque couche isolante 32, 34 de l'empilement de couches isolantes peut être en un matériau diélectrique, par exemple en oxyde de silicium (SiOg), en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4), en oxynitrure de silicium (notamment de formule générale SiOxNy, par exemple du SigONg), en oxyde d'hafnium (HfOg) ou en diamant. A titre d'exemple, l'épaisseur de l'empilement de couches isolantes 32, 34 est comprise entre 25 nm et 2 pm, par exemple égale à environ 150 nm. Chaque couche isolante 32, 34 peut être formée par un procédé de dépôt, notamment un procédé de dépôt chimique en phase vapeur (CVD, sigle anglais pour Chemical Vapor Déposition) , notamment un procédé de dépôt chimique en phase vapeur assisté par plasma ou PECVD (sigle anglais pour PlasmaEnhanced Chemical Vapor Déposition) , par exemple à des températures comprises entre 200 °C et 450 °C, ou un procédé de dépôt chimique en phase vapeur réalisé à pression sousatmosphérique ou SACVD (sigle anglais pour Subatmospheric Chemical Vapor Déposition). Toutefois, d'autres procédés de dépôt peuvent être mis en oeuvre.
La couche isolante 35 peut être en un matériau diélectrique, par exemple en oxyde de silicium (SiOg), en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4) , en oxynitrure de silicium
B15284 - Trench (notamment de formule générale SiOxNy, par exemple du SiqONq), en oxyde d'hafnium (HfOq), en diamant ou en un polymère isolant électriquement. La couche isolante 35 peut être formée par les procédés décrits précédemment pour les couches 32 et 34.
La couche isolante 24 de la tranchée 42 peut être en un matériau diélectrique, par exemple en oxyde de silicium (SiOq), en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4), en oxynitrure de silicium (notamment de formule générale SiOxNy, par exemple du SiqONq), en oxyde d'hafnium (HfOq) ou en diamant. De préférence, la couche isolante 24 est en oxyde de silicium. De préférence, la couche isolante 24 est en oxyde de silicium thermique. La couche isolante 24 peut être formée par un procédé de dépôt, notamment un procédé du type CVD, notamment par dépôt du type PECVD, par exemple à des températures comprises entre 200 °C et 450 °C, ou du type SACVD. Toutefois, d'autres procédés de dépôt peuvent être mis en oeuvre. La couche isolante 24 peut être formée par oxydation thermique, notamment à des températures comprises entre 900 °C et 1100 °C. Des procédés d'oxydation thermique sèche ou humide peuvent être utilisés. De préférence, la couche isolante 24 est formée par oxydation thermique.
La portion isolante 44 de la tranchée 42 peut être en un matériau diélectrique, par exemple en oxyde de silicium (SiOq), en nitrure de silicium (SixNy, où x est environ égal à 3 et y est environ égal à 4, par exemple du S13N4), en oxynitrure de silicium (notamment de formule générale SiOxNy, par exemple du SiqONq), en oxyde d'hafnium (HfOq) ou en diamant. De préférence, la portion isolante 44 est en oxyde de silicium. De préférence, la portion isolante 44 est en oxyde de silicium thermique. La portion isolante 44 peut être formée par un procédé de dépôt, notamment un procédé du type dépôt chimique en phase vapeur (CVD, sigle anglais pour Chemical Vapor Déposition), notamment par dépôt chimique en phase vapeur assisté par plasma ou PECVD (sigle anglais pour Plasma-Enhanced Chemical Vapor Déposition), par exemple à des températures comprises entre 200 °C et 450 °C. La
B15284 - Trench portion isolante 44 peut être formée par oxydation thermique, notamment à des températures comprises entre 900 °C et 1100 °C. Des procédés d'oxydation thermique sèche ou humide peuvent être utilisés. De préférence, la portion isolante 44 est formée par oxydation thermique. Selon un autre mode de réalisation, la portion isolante 44 est formée par le dépôt d'une couche de SiOg suivi d'un recuit à haute température (par exemple entre 700°C et 1000°C) pour densifier l'oxyde. Cela permet de façon avantageuse d'éviter la diffusion de dopants du substrat 10 et du coeur 26 dans la portion isolante 44 qui pourraient diminuer la tenue en tension de la portion isolante 44.
Le coeur 2 6 est de préférence en un matériau semiconducteur, par exemple en silicium, en germanium, en carbure de silicium, en un composé III-V, tel que du GaN ou du GaAs, ou un composé II-VI tel que du ZnO. De préférence, le coeur 26 est silicium polycristallin. De préférence, il s'agit d'un matériau compatible avec les procédés de fabrication mis en oeuvre en microélectronique. Le coeur 26 peut correspondre à une structure multicouches de matériaux semiconducteurs différents. Le coeur 26 peut être fortement dopé, faiblement dopé ou non dopé.
Les dimensions L, E, L' , P et P' varient selon les applications visées. Selon un mode de réalisation, la largeur L de la tranchée 42 varie de 0,5 pm à 10 pm et de préférence de 2 pm à 4 pm. Selon un mode de réalisation, l'épaisseur E de la couche isolante 24 varie de de 50 nm à 1000 nm. L'épaisseur P du substrat 10 après amincissement varie de 2 pm à 150 pm. le rapport de forme P/L peut être compris entre 1 et 40, par exemple égal à environ 25. Selon un mode de réalisation, la profondeur P' de la portion isolante 44 varie de 50 nm à 1000 nm. Dans le mode de réalisation représenté sur la figure 2, la largeur latérale L' de la portion isolante 44 peut être supérieure ou égale à la largeur L de la tranchée 42. Selon un mode de réalisation, le dépassement O de la portion isolante 44 de chaque côté par rapport au reste de la tranchée 42 varie de 0 à 5 pm. Dans le mode de réalisation
B15284 - Trench représenté sur la figure 3, la largeur latérale L' de la portion isolante 44 est inférieure à la largeur L de la tranchée 42.
Les figures 4A à 4G sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique 42 du circuit électronique 40 de la figure 2.
La figure 4A représente la structure obtenue après la formation d'une ouverture 50 s'étendant dans le substrat 10 depuis la face 12 à l'emplacement souhaité de la tranchée 42, la profondeur et la largeur de l'ouverture 50 étant choisies en fonction des dimensions souhaitées de la tranchée et des procédés mis en oeuvre. L'ouverture 50 peut être formée par des étapes de photolithographie, comprenant le dépôt d'une couche de résine sur la face 12, la formation d'une ouverture dans la couche de résine sur l'emplacement souhaité de l'ouverture 50, la gravure de l'ouverture 50 dans le substrat 10 dans le prolongement de l'ouverture formée dans la couche de résine et le retrait de la couche de résine. A titre d'exemple, l'ouverture 50 peut être formée par une gravure sèche. Il est possible, si besoin, de prévoir la formation d'un masque dur avant les étapes de lithographie.
La figure 4B représente la structure obtenue après la formation d'une couche isolante 52, par exemple par une étape d'oxydation thermique, sur la face 12 et dans l'ouverture 50. Le procédé d'oxydation thermique entraîne la transformation d'une partie du substrat 10 en un oxyde et donc un déplacement de la face 12.
La figure 4C représente la structure obtenue après le dépôt sur l'ensemble de la structure d'une couche 54 du matériau de remplissage recouvrant la face 12 et venant remplir sensiblement complètement l'ouverture 50.
La figure 4D représente la structure obtenue après le retrait des matériaux au-dessus de la face 12 pour ne conserver que la couche isolante 24 et le coeur 26. L'étape de retrait peut
B15284 - Trench comprendre une étape de polissage mécano-chimique ou CMP (sigle anglais pour Chemical Mechanical Polishing) de la couche isolante 52 et de la couche du matériau de remplissage 54 jusqu'à la face 12.
La figure 4E représente la structure obtenue après la formation d'une ouverture 58 s'étendant dans le substrat 10 depuis la face 12 à l'emplacement souhaité de la portion 44, la profondeur et la largeur de l'ouverture 58 étant légèrement inférieures à la largeur L' et à la profondeur P' souhaitées de la portion 44. L'ouverture 58 peut être formée par des étapes de photolithographie, comprenant le dépôt d'une couche de résine sur la face 12, la formation d'une ouverture dans la couche de résine sur l'emplacement souhaité de l'ouverture 58, la gravure de l'ouverture 58 dans le substrat 10 dans le prolongement de l'ouverture formée dans la couche de résine et le retrait de la couche de résine. A titre d'exemple, l'ouverture 58 peut être formée par une gravure sèche. La vitesse de gravure du matériau composant le substrat 10 peut être différente de la vitesse de gravure du matériau composant la couche isolante 52 et aussi différente de la vitesse de gravure du matériau de remplissage. De ce fait, le fond de l'ouverture 58 peut ne pas être plan.
La figure 4F représente la structure obtenue après la formation d'une couche isolante 60, par exemple un procédé de dépôt chimique en phase vapeur du type PECVD ou SACVD. Toutefois, d'autres procédés de dépôt de type CVD peuvent être mis en oeuvre. A titre de variante, une étape d'oxydation thermique, sur la face 12 et dans l'ouverture 58 peut être mise en oeuvre. L'étape d'oxydation thermique est réalisée par exemple entre 900°C et 1100°C. Lors de l'étape d'oxydation thermique, il n'y a pas de croissance d'oxyde au niveau de l'extrémité de la couche isolante 24 affleurant dans l'ouverture 58. Toutefois, ce vide est comblé par l'oxyde qui croit à partir du substrat 10 et/ou du coeur 26. Le procédé de dépôt peut être suivi d'un recuit à haute température, de préférence supérieure à 500 °C, par exemple entre 700 °C et 1000 °C.
B15284 - Trench
La figure 4G représente la structure obtenue après la gravure des parties de la couche isolante 60 à l'extérieur de l'ouverture 58 pour ne conserver que la portion isolante 44. L'étape de gravure peut comprendre une étape de polissage mécanochimique de la couche isolante 60 jusqu'à la face 12.
Le procédé comprend au moins des étapes ultérieures de formation des couches 30, 32, 34, une étape de formation des composants optoélectroniques, une étape d'amincissement du substrat 10 du côté de la face opposée à la face 12, l'épaisseur du substrat 10 étant réduite au moins jusqu'à atteindre la couche isolante 24 et une étape de formation de la couche 35 et éventuellement de plots de contact au travers de la couche 35.
Les figures 5A à 5C sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique 42 du circuit électronique 40 de la figure 2.
Les étapes initiales du procédé sont les mêmes que celles décrites précédemment en relation avec les figures 4A à 4C.
La figure 5A représente la structure obtenue après la formation d'une ouverture 62 s'étendant dans la couche isolante 52, dans la couche du matériau de remplissage 54 et dans le substrat 10. La largeur et la profondeur de l'ouverture 62 dans le substrat 10 étant légèrement inférieures aux dimensions souhaitées de la portion isolante 44. L'ouverture 62 peut être formée par des étapes de photolithographie comprenant le dépôt d'une couche de résine sur la couche du matériau de remplissage 54, la formation d'une ouverture dans la couche de résine sur l'emplacement souhaité de l'ouverture 62, la gravure de l'ouverture 62 dans le prolongement de l'ouverture formée dans la couche de résine et le retrait de la couche de résine. L'ouverture 62 peut être formée par une gravure sèche.
La figure 5B représente la structure obtenue après la formation d'une couche isolante 64, par exemple par une étape
B15284 - Trench d'oxydation thermique, sur la couche du matériau de remplissage 54 et dans l'ouverture 62. L'étape d'oxydation thermique est réalisée par exemple entre 900°C et 1100°C. A titre de variante, un procédé de dépôt chimique en phase vapeur du type PECVD ou SACVD peut être mis en oeuvre. Toutefois, d'autres procédés de dépôt de type CVD peuvent être mis en oeuvre. Le procédé de dépôt peut être suivi d'un recuit à haute température, de préférence supérieure à 500 °C, par exemple entre 700 °C et 1000 °C.
La figure 5C représente la structure obtenue après la gravure des parties de la couche isolante 64, de la couche du matériau de remplissage 54 et de la couche isolante 52, à l'extérieur de l'ouverture 62 pour ne conserver que la portion isolante 44 qui est enterrée par rapport à la face 12. L'étape de gravure peut comprendre une étape de polissage mécano-chimique des couches 64, 54 et 52 jusqu'à la face 12.
Le procédé comprend au moins des étapes ultérieures de formation des couches 30, 32, 34, une étape de formation des composants optoélectroniques, une étape d'amincissement du substrat 10 du côté de la face opposée à la face 12, l'épaisseur du substrat 10 étant réduite au moins jusqu'à atteindre la couche isolante 24 et une étape de formation de la couche 35 et éventuellement de plots de contact au travers de la couche 35.
Le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 5A à 5C présente l'avantage de comprendre une étape de gravure CMP de moins que le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 4A à 4G. Le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 4A à 4G présente l'avantage que la gravure réalisée à l'étape décrite en relation avec la figure 4E est moins profonde que la gravure réalisée à l'étape décrite en relation avec la figure 5A du mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 5A à 5C.
B15284 - Trench
Les figures 6A et 6B sont des vues en coupe, partielles et schématiques, de structures obtenues à des étapes successives d'un autre mode de réalisation d'un procédé de fabrication de la tranchée d'isolation électrique 42 du circuit électronique 40 de la figure 3.
Les étapes initiales du procédé sont les mêmes que celles décrites précédemment en relation avec les figures 4A à 4C.
La figure 6A représente la structure obtenue après la formation d'une couche isolante 66 par une étape d'oxydation thermique. L'étape d'oxydation thermique est réalisée par exemple entre 900°C et 1100°C. L'oxydation thermique entraîne la transformation d'une partie de couche semiconductrice 54 du matériau de remplissage en un matériau isolant électriquement. Selon les conditions de réalisation de l'oxydation thermique, la couche isolante 52 peut jouer le rôle de la couche d'arrêt pour la progression de la réaction d'oxydation. De ce fait, l'oxydation thermique est stoppée sur la face 12 du substrat 10 et progresse seulement dans la partie de la couche semiconductrice 54 présente dans l'ouverture 50. En outre, comme cela est représenté sur la figure 6A, la couche isolante 66 se forme en partie dans l'ouverture 50 sans toutefois déborder latéralement de l'ouverture 50.
Selon les conditions de réalisation de l'oxydation thermique, la couche isolante 52 peut ne pas arrêter le front de progression de la réaction d'oxydation. Etant donné que la couche semiconductrice 54 forme un creux en vis-à-vis de l'ouverture 50, lors de la progression du front d'oxydation de la couche 54, on observe la pénétration de la couche isolante 66 dans l'ouverture 50 au sommet de celle-ci avant que le front de progression n'atteigne la face 12. Dans ce cas, la couche isolante 66 qui se forme en partie dans l'ouverture 50 peut déborder latéralement de l'ouverture 50.
Les conditions de l'oxydation thermique sont définies pour que la couche isolante 66 pénètre dans l'ouverture 50 sur
B15284 - Trench une profondeur correspondant à la profondeur P' souhaitée de la portion isolante 44.
La figure 6B représente la structure obtenue après la gravure des parties de la couche isolante 66 à l'extérieur de l'ouverture 50 pour ne conserver que la portion isolante 44. L'étape de gravure peut comprendre une étape de polissage mécanochimique .
Le procédé comprend au moins des étapes ultérieures de formation des couches 30, 32, 34, une étape de formation des composants optoélectroniques, une étape d'amincissement du substrat 10 du côté de la face opposée à la face 12, l'épaisseur du substrat 10 étant réduite au moins jusqu'à atteindre la couche isolante 24 et une étape de formation de la couche 35 et éventuellement de plots de contact au travers de la couche 35.
Le mode de réalisation du procédé de fabrication de la tranchée 42 décrit précédemment en relation avec les figures 6A et 6B présente l'avantage de ne pas comprendre d'étape de gravure CMP ni d'étapes de photolithographie supplémentaires par rapport à un mode de réalisation d'un procédé de fabrication de la tranchée 14 représentée en figure 1 qui comprend les étapes décrites précédemment en relation avec les figures 4A à 4D.
Les modes de réalisation du procédé de fabrication décrits précédemment en relation avec les figures 4A à 4G et 4A à 4C présentent l'avantage que l'étape d'oxydation thermique doit être réalisée sur une épaisseur moins importante que l'étape d'oxydation thermique réalisée au cours du mode de réalisation du procédé de fabrication décrit précédemment en relation avec les figures 6A et 6B.
De façon avantageuse, dans les modes de réalisation décrits précédemment, la portion isolante 44 affleure à la surface du substrat 10, c'est-à-dire que la face supérieure de la portion 44 est sensiblement coplanaire avec la face 12 du substrat 10. La formation de la portion isolante 44 n'entraîne pas, de façon avantageuse, la formation de creux ou de portions en saillie sur la face 12 du substrat 10. Ceci facilite la mise en oeuvre des
B15284 - Trench étapes ultérieures du procédé de fabrication du circuit électronique.
Des modes de réalisation particuliers ont été décrits. Bien que, dans les modes de réalisation décrits précédemment, la portion isolante 44 soit réalisée par oxydation thermique, la portion isolante 44 peut être formée par tout type de procédé de formation d'une couche isolante, notamment par des procédés de dépôt. Toutefois, la portion isolante 44 est de préférence formée par oxydation thermique dans la mesure où le matériau isolant obtenu a de bonnes propriétés électroniques, notamment peu de défauts électriquement actifs.
B15284 - Trench

Claims (12)

  1. REVENDICATIONS
    1. Dispositif électronique (40) comprenant un substrat semiconducteur (10) ayant des première et deuxième faces opposées (12, 13) et comprenant une tranchée d'isolation électrique (42) s'étendant dans le substrat depuis la première face (12) jusqu'à la deuxième face (13), la tranchée d'isolation électrique comprenant des parois latérales (20) , une couche isolante électriquement (24) recouvrant les parois latérales et un coeur (2 6) en un matériau de remplissage séparé du substrat par la couche isolante et comprenant une portion isolante électriquement (44) s'étendant dans le substrat depuis la première face (12) et recouvrant le coeur (2 6) .
  2. 2. Dispositif électronique selon la revendication 1, dans lequel la première face (12) est plane à l'emplacement de la tranchée d'isolation électrique (42).
  3. 3. Dispositif électronique selon la revendication 1 ou 2, dans lequel la portion isolante (44) est un oxyde thermique.
  4. 4. Dispositif électronique selon l'une quelconque des revendications 1 à 3, dans lequel la portion isolante (44) est en oxyde de silicium.
  5. 5. Dispositif électronique selon l'une quelconque des revendications 1 à 4, dans lequel le matériau de remplissage est du silicium polycristallin.
  6. 6. Dispositif électronique selon l'une quelconque des revendications 1 à 5, dans lequel la portion isolante électriquement (44) s'étend latéralement dans le substrat (10) par rapport au reste de la tranchée d'isolation électrique (42).
  7. 7. Dispositif électronique selon l'une quelconque des revendications 1 à 6, comprenant au moins des premier et deuxième composants optoélectroniques adaptés à émettre un rayonnement électromagnétique ou à absorber un rayonnement électromagnétique, le premier composant optoélectronique reposant sur une première portion (16) du substrat (10) et le deuxième composant optoélectronique reposant sur une deuxième portion (18) du
    B15284 - Trench substrat (10), la tranchée d'isolation électrique (42) séparant la première portion de la deuxième portion.
  8. 8. Procédé de fabrication d'un dispositif électronique (40) selon l'une quelconque des revendications 1 à 7 comprenant les étapes suivantes :
    (a) formation d'une première ouverture (50) dans le substrat (10) depuis la première face (12) ;
    (b) formation d'une couche (52) du matériau de la couche isolante électriquement (24) dans la première ouverture (50) et sur la première face (12) ;
    (c) formation d'une couche (54) du matériau de remplissaqe dans l'ouverture et sur la première face ; et (d) formation de la portion isolante (44).
  9. 9. Procédé selon la revendication 8, dans lequel l'étape (d) comprend une étape d'oxydation thermique.
  10. 10. Procédé selon la revendication 8, dans lequel l'étape (d) comprend une étape de dépôt chimique en phase vapeur suivie d'une étape de recuit thermique à plus de 500 °C.
  11. 11. Procédé selon la revendication 8, comprenant en outre une étape (e) de qravure des parties de la couche (52) du matériau de la couche isolante électriquement (24) et de la couche
    (54) du matériau de remplissaqe présentes sur la première face (12) . 12. Procédé selon la revendication n, dans lequel l'étape (e) est réalisée avant 1' étape (d). 13. Procédé selon la revendication n, dans lequel
    l'étape (d) est réalisée avant l'étape (e).
  12. 14. Procédé selon la revendication 13, comprenant, en outre, la formation, avant l'étape (d), d'une deuxième ouverture (62) dans la couche (52) du matériau de la couche isolante électriquement (24), la couche (54) du matériau de remplissaqe sur la première face (12) et le substrat à l'emplacement de la portion isolante (44) .
    B 15284
    1/5
FR1662301A 2016-12-12 2016-12-12 Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication Expired - Fee Related FR3060201B1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FR1662301A FR3060201B1 (fr) 2016-12-12 2016-12-12 Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication
US16/468,575 US20190333802A1 (en) 2016-12-12 2017-12-06 Electronic device comprising an insulating trench and method for the production of same
PCT/FR2017/053421 WO2018109320A1 (fr) 2016-12-12 2017-12-06 Dispositif electronique comprenant une tranchee d'isolation et son procede de fabrication
EP17821688.3A EP3552232A1 (fr) 2016-12-12 2017-12-06 Dispositif electronique comprenant une tranchee d'isolation et son procede de fabrication

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1662301 2016-12-12
FR1662301A FR3060201B1 (fr) 2016-12-12 2016-12-12 Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication

Publications (2)

Publication Number Publication Date
FR3060201A1 true FR3060201A1 (fr) 2018-06-15
FR3060201B1 FR3060201B1 (fr) 2019-05-17

Family

ID=58010043

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1662301A Expired - Fee Related FR3060201B1 (fr) 2016-12-12 2016-12-12 Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication

Country Status (4)

Country Link
US (1) US20190333802A1 (fr)
EP (1) EP3552232A1 (fr)
FR (1) FR3060201B1 (fr)
WO (1) WO2018109320A1 (fr)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020004281A1 (en) * 2000-07-10 2002-01-10 Samsung Electronics Co.,Ltd. Trench isolation method
US20030199151A1 (en) * 2002-04-18 2003-10-23 Nanya Technology Corporation Method of fabricating a shallow trench isolation structure
US20050194646A1 (en) * 2004-03-04 2005-09-08 Fujitsu Limited Semiconductor device with shallow trench isolation and its manufacture method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214696B1 (en) * 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation
US6137152A (en) * 1998-04-22 2000-10-24 Texas Instruments - Acer Incorporated Planarized deep-shallow trench isolation for CMOS/bipolar devices
US7679130B2 (en) * 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
US7355262B2 (en) * 2006-03-17 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion topography engineering for high performance CMOS fabrication
KR101201903B1 (ko) * 2010-07-20 2012-11-16 매그나칩 반도체 유한회사 반도체소자의 소자분리 구조 및 그 형성방법
JP6059333B2 (ja) * 2013-02-28 2017-01-11 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
US9768220B2 (en) * 2014-04-15 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation structure for image sensors
CN105632928A (zh) * 2014-10-30 2016-06-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020004281A1 (en) * 2000-07-10 2002-01-10 Samsung Electronics Co.,Ltd. Trench isolation method
US20030199151A1 (en) * 2002-04-18 2003-10-23 Nanya Technology Corporation Method of fabricating a shallow trench isolation structure
US20050194646A1 (en) * 2004-03-04 2005-09-08 Fujitsu Limited Semiconductor device with shallow trench isolation and its manufacture method

Also Published As

Publication number Publication date
FR3060201B1 (fr) 2019-05-17
WO2018109320A1 (fr) 2018-06-21
EP3552232A1 (fr) 2019-10-16
US20190333802A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
FR3019378A1 (fr) Structure d'isolement entre des photodiodes
EP2332171B1 (fr) Procede de fabrication d'une structure semi-conductrice plan de masse enterre
FR3100377A1 (fr) Prise de contact sur du germanium
FR3047352A1 (fr) Procede de fabrication d'un transistor a dopant localise a l'aplomb de la grille
EP3549161B1 (fr) Circuit electronique comprenant des tranchees d'isolation electrique
EP1670066A1 (fr) Procédé de fabrication d'un circuit intégré comprenant un miroir enterré et ce circuit
EP1298732A1 (fr) Périphérie haute tension
FR3060201A1 (fr) Dispositif electronique comprenant une tranchee d'isolation electrique et son procede de fabrication
EP3646391A1 (fr) Dispositif optoelectronique
FR3019937A1 (fr) Procede de formation de tranchees d'isolement
EP3671841B1 (fr) Procédé de fabrication d'un dispositif optoélectronique comprenant une pluralité de diodes
WO2022069506A1 (fr) Dispositif optoelectronique
EP2535924A1 (fr) Circuit integre comprenant une tranchée d'isolement et procédé correspondant
EP3698442B1 (fr) Structure comprenant une couche semiconductrice contrainte sur un dissipateur thermique
EP3848978A1 (fr) Protection esd
EP2211381A1 (fr) Caisson isolé à faible capacité parasite pour composants électroniques
EP3716314A1 (fr) Prise de contact sur du germanium
FR3071352B1 (fr) Circuit electronique comprenant des tranchees d'isolation electrique
EP4148919B1 (fr) Procede de fabrication d'une diode semiconductrice par gravures seche et humide
FR2969813A1 (fr) Procédé de fabrication d'un dispositif semi-conducteur
FR3077927A1 (fr) Capteur d'images a eclairement par la face arriere
EP1755164A2 (fr) Procédé d'assemblage de composants passifs et de composants actifs et circuit intégré correspondant
WO2017109414A1 (fr) Circuit electronique comprenant des tranchees d'isolation electrique
FR3112421A1 (fr) Procédé de réalisation d’une structure d’isolation
WO2024126599A1 (fr) Procédé de préparation d'un empilement en vue d'un collage

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20180615

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

ST Notification of lapse

Effective date: 20220808