FR3050341A1 - Procede et dispositif de surveillance d'un chemin critique d'un circuit integre - Google Patents

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Abstract

Le dispositif (DIS) de surveillance d'un chemin critique (CC) d'un circuit intégré (CIN), comprend une réplique du chemin critique (RCC) comportant au moins deux éléments séquentiels (ES1, ES2) mutuellement séparés par des moyens de retard programmables (MRP) à l'aide d'au moins un multiplexeur principal (MUXP1), des moyens de commande (MC) configurés pour commander ledit au moins un multiplexeur principal (MUXP1 à MUXP4) et un module de séquencement (MS) configuré pour séquencer chaque élément séquentiel (ES1, ES2) à partir d'un signal d'horloge principal (CLK). Le module de séquencement (MS) est configuré pour délivrer à partir du signal d'horloge principal (CLK) respectivement auxdits au moins deux éléments séquentiels (ES1, ES2), deux signaux d'horloge secondaires (SHS1, SHS2) mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal (MUXP1 à MUXP4).

Description

Procédé et dispositif de surveillance d’un chemin critique d’un circuit intégré
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés numériques, et plus particulièrement les circuits intégrés numériques comprenant au moins un dispositif de surveillance pour surveiller des temps de propagation d’au moins un chemin critique (« critical path » en anglais).
Classiquement, une marge temporelle ciblée de transmission de signaux est identifiée pour un chemin critique donné au sein d’un circuit intégré numérique afin d’assurer des mises en œuvre correctes dudit circuit intégré et notamment dudit chemin critique. D’une façon générale, un tel dispositif de surveillance comporte un ou plusieurs étages de retard configurés pour générer un retard de transmission (ou temps de propagation) initial en fonction de ladite marge temporelle ciblée. Ce retard initial est par exemple égal à un cycle d’horloge dudit circuit intégré numérique moins ladite marge temporelle ciblée.
Afin de surveiller au mieux la marge temporelle réelle sur ledit chemin critique, ledit dispositif de surveillance est donc disposé directement sur ou à proximité dudit chemin critique. A la suite notamment du vieillissement dudit circuit intégré numérique, la marge temporelle réelle, déterminée par le dispositif de surveillance, a tendance à se dégrader.
En conséquence, ledit dispositif de surveillance est également configuré pour signaler une violation partielle ou totale de ladite marge temporelle ciblée, ce qui permet audit circuit intégré d’effectuer des compensations par anticipation de façon à éviter des défaillances du circuit intégré.
Pour ce faire, un ajustement de fréquence d’horloge ou de tension d’alimentation de transistors au sein dudit circuit intégré numérique est généralement effectué.
Actuellement, un tel dispositif de surveillance peut être réalisé de façon à générer un retard initial fixe ou programmable en utilisant des multiplexeurs de programmation.
Cependant, la présence de ces multiplexeurs programmables peut fausser la prise en compte des temps de propagation dans le dispositif de surveillance et par conséquent la surveillance du chemin critique.
Ainsi, selon un mode de mise en œuvre et de réalisation, il est proposé d’offrir une solution technique à faible complexité pour surveiller un chemin critique d’un circuit intégré permettant un effacement total ou partiel d’un temps de propagation inhérent à des éléments programmables dudit dispositif de surveillance.
Selon un aspect, il est proposé un dispositif de surveillance d’un chemin critique d’un circuit intégré, comprenant une réplique du chemin critique comportant au moins deux éléments séquentiels mutuellement séparés par des moyens de retard programmables à l’aide d’au moins un multiplexeur principal, des moyens de commande configurés pour commander ledit au moins un multiplexeur principal, et un module de séquencement configuré pour séquencer chaque élément séquentiel à partir d’un signal d’horloge principal.
Selon une caractéristique générale de cet aspect, le module de séquencement est configuré pour délivrer à partir du signal d’horloge principal respectivement auxdits au moins deux éléments séquentiels, deux signaux d’horloge secondaires mutuellement temporellement retardés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal.
Selon une variante de réalisation, la réplique du chemin critique peut comporter une chaîne de N éléments séquentiels, avec N supérieur à 2, et les moyens de retard peuvent comporter N-l étages de retard, chaque étage de retard étant programmable à l’aide d’au moins un multiplexeur principal, deux éléments séquentiels successifs étant séparés par un étage de retard, et le module de séquencement peut être configuré pour délivrer à partir du signal d’horloge principal respectivement auxdits N éléments séquentiels N signaux d’horloge secondaires, deux signaux d’horloge secondaires successifs étant mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal dudit étage de retard correspondant.
Selon une autre variante, les moyens de retard comprennent plusieurs multiplexeurs principaux et le module de séquencement est configuré pour délivrer à partir du signal d’horloge principal respectivement auxdits éléments séquentiels, des signaux d’horloge secondaires mutuellement temporellement décalés de façon à prendre en compte les temps de propagation inhérents à tous les multiplexeurs principaux.
Selon un mode de réalisation compatible avec cette autre variante, le module de séquencement peut comprendre autant de multiplexeurs secondaires que de multiplexeurs principaux, les multiplexeurs secondaires étant organisés en une chaîne de N-l groupes de multiplexeurs secondaires connectés en série, chaque groupe étant associé au(x) multiplexeur(s) principal(aux) de l’étage de retard correspondant, chaque multiplexeur secondaire étant apparié avec le multiplexeur principal correspondant, les entrées du premier multiplexeur secondaire du premier groupe étant destinées à recevoir le signal d’horloge principal, le premier élément séquentiel étant destiné à être séquencé par le signal d’horloge principal et les N-l éléments séquentiels suivants étant destinés à être séquencés par les N-l signaux d’horloges secondaires respectivement délivrés par les sorties des derniers multiplexeurs des N-l groupes, et les moyens de commande sont en outre configurés pour commander de façon identique lesdits multiplexeurs secondaires et les multiplexeurs principaux, chaque multiplexeur secondaire étant apparié avec un multiplexeur principal correspondant.
Selon encore une autre variante, les moyens de retard comprennent plusieurs multiplexeurs principaux et le module de séquencement est configuré pour délivrer à partir du signal d’horloge principal respectivement auxdits éléments séquentiels, des signaux d’horloge secondaires synchronisés ou mutuellement temporellement décalés de façon à prendre en compte sélectivement les temps de propagation inhérents à tous les multiplexeurs principaux ou à seulement au moins l’un des multiplexeurs principaux.
Selon un mode de réalisation compatible avec cette dernière variante, le module de séquencement peut comprendre autant de multiplexeurs secondaires que de multiplexeurs principaux, les multiplexeurs secondaires étant organisés en une chaîne de N multiplexeurs secondaires connectés en série, chaque multiplexeur secondaire étant apparié avec le multiplexeur principal correspondant, et au moins deux multiplexeurs de séquencement mutuellement appariés, les entrées du premier multiplexeur secondaire et du premier multiplexeur de séquencement étant destinées à recevoir le signal d’horloge principal, la sortie du premier multiplexeur de séquencement étant destinée à délivrer le premier signal d’horloge secondaire audit premier élément séquentiel, les entrées du(des) multiplexeur(s) de séquencement suivant(s) étant destinées à recevoir au moins le signal d’horloge principal et le(s) signal(aux) de sortie du(des) multiplexeur(s) secondaire(s) associé(s) au(x) multiplexeur(s) principal(aux) d’au moins un étage de retard, et la sortie du(des) multiplexeur(s) de séquencement suivant(s) étant destinée à délivrer à au moins un élément séquentiel couplé à la sortie dudit au moins un étage de retard le(s) signal(aux) d’horloge secondaire(s), et les moyens de commande sont en outre configurés pour commander de façon identique lesdits multiplexeurs secondaires et les multiplexeurs principaux et pour commander les multiplexeurs de séquencement par un signal de sélection.
Selon un autre mode de réalisation compatible avec cette dernière variante, le module de séquencement peut par exemple comprendre autant de multiplexeurs de séquencement que d’éléments séquentiels, les entrées du premier multiplexeur de séquencement étant destinées à recevoir le signal d’horloge principal et la sortie du premier multiplexeur de séquencement étant destinée à délivrer le premier signal d’horloge secondaire audit premier élément séquentiel, les entrées des multiplexeurs de séquencement suivants étant destinées à recevoir le signal d’horloge principal et le(s) signal(aux) de sortie du multiplexeur secondaire correspondant et le cas échéant du(des) multiplexeur(s) secondaire(s) précédent(s), chaque multiplexeur de séquencement étant configuré pour délivrer à l’élément séquentiel correspondant le signal d’horloge secondaire correspondant. A titre d’exemple, chaque étage de retard peut comprendre un multiplexeur principal, et plusieurs éléments de retard couplés audit multiplexeur principal.
Lesdits éléments de retard dans un tel étage de retard peuvent avantageusement être différents de façon à permettre de réaliser un réglage grossier et un réglage fin de retard dans chaque étage de retard.
En outre, ledit dispositif peut être par exemple réalisé de façon intégrée dans et sur un substrat de type silicium sur isolant. A titre d’exemple, le substrat peut être un substrat de type silicium sur isolant totalement déserté, connu par l’homme du métier sous l’acronyme anglo-saxon « FDSOI » (« Fully Depleted Silicon On Insolator »). La technologie peut être par exemple une technologie 28 nm. La technologie FDSOI permet avantageusement de réaliser des compensations en modifiant la polarisation de substrat de transistors dudit circuit intégré de façon positive/négative, communément désignée par l’homme du métier sous l’acronyme anglo-saxon « FBB/RBB » (« Forward Boby Bias/Reverse Body Bias » en anglais).
Il convient de noter que des compensations via le FBB/RBB sont généralement plus faciles à réaliser que des ajustements classiques de tension d’alimentation de transistors.
Selon un autre aspect, il est proposé un procédé de séquencement d’un dispositif de surveillance d’un chemin critique d’un circuit intégré, comprenant une réplique du chemin critique comportant au moins deux éléments séquentiels mutuellement séparés par des moyens de retard programmables à l’aide d’au moins un multiplexeur principal.
Selon une caractéristique générale de cet autre aspect, il comprend une délivrance auxdits au moins deux éléments séquentiels à partir d’un signal d’horloge principal, de deux signaux d’horloge secondaires mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal.
Ladite réplique du chemin critique peut comporter une chaîne de N éléments séquentiels, avec N supérieur à 2. Les moyens de retard peuvent comporter N-l étages de retard. Chaque étage de retard peut être programmable à l’aide d’au moins un multiplexeur principal. Deux éléments séquentiels successifs peuvent être séparés par un étage de retard. Ledit procédé peut comprendre une délivrance respectivement auxdits N éléments séquentiels à partir du signal d’horloge principal, de N signaux d’horloge secondaires. Deux signaux d’horloge secondaires successifs peuvent être mutuellement temporellement retardés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal dudit étage de retard correspondant.
Selon un mode de mise en œuvre, les moyens de retard comprennent plusieurs multiplexeurs principaux et le procédé comprend une délivrance à partir du signal d’horloge principal respectivement auxdits éléments séquentiels, de signaux d’horloge secondaires mutuellement temporellement décalés de façon à prendre en compte les temps de propagation inhérents à tous les multiplexeurs principaux.
Selon un autre mode de mise en œuvre, les moyens de retard comprennent plusieurs multiplexeurs principaux et le procédé comprend une délivrance à partir du signal d’horloge principal respectivement auxdits éléments séquentiels, de signaux d’horloge secondaires mutuellement temporellement décalés de façon à prendre en compte sélectivement les temps de propagation inhérents à tous les multiplexeurs principaux ou à seulement au moins l’un des multiplexeurs principaux. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - Les figures 1 à 6 illustrent schématiquement des modes de réalisation et des mises en œuvre de l’invention.
La figure 1 illustre schématiquement un exemple d’un circuit intégré numérique CIN selon l’invention. Ledit circuit intégré CIN comprend ici par exemple un chemin critique CC identifié lors de la conception du circuit intégré CIN, et un dispositif DIS de surveillance associé à ce chemin critique CC.
Comme ledit chemin critique CC génère généralement un retard (ou temps de propagation) maximal au sein du circuit intégré CIN, ce retard maximal est considéré comme étant critique pour définir une fréquence maximale de fonctionnement du circuit intégré CIN.
Afin d’effectuer au mieux une surveillance de chemin critique CC et d’avoir la moindre influence sur le chemin critique CC, une marge temporelle visée dudit chemin critique CC est identifiée et ledit dispositif DIS comporte une réplique dudit chemin critique RCC disposée sur ou à proximité dudit chemin critique CC.
Il convient de noter qu’il est également possible d’avoir plusieurs chemins critiques CCi dans un même circuit intégré numérique et d’avoir autant de dispositifs de surveillance DISi dédiés pour surveiller lesdits chemins critiques.
On se réfère maintenant à la figure 2 pour illustrer un exemple du dispositif DIS de surveillance selon l’invention.
Ledit dispositif DIS comprend - une réplique RCC dudit chemin critique comportant ici par exemple un premier, un deuxième et un troisième éléments séquentiels ESI, ES2, ES3, des moyens de retard programmable MRP contenant un premier étage de retard ETR1 possédant trois multiplexeurs principaux MUXP1 à MUXP3 couplés entre lesdits premier et deuxième éléments séquentiels ESI et ES2 et un deuxième étage de retard ETR2 possédant un quatrième multiplexeur principal MUXP4 couplé entre lesdits deuxième et troisième éléments séquentiels ES2 et ES3 ; - un moyen de référence MREF configuré pour délivrer un signal de référence SR pour ladite réplique dudit chemin critique RCC qui est considéré comme étant toujours correct ; - un module de séquencement MS configuré pour séquencer lesdits éléments séquentiels ESI à ES3 à partir d’un signal d’horloge principal CLK, et - des moyens de commande MC configurés pour commander lesdits multiplexeurs principaux MUXP1 à MUXP4 de ladite réplique RCC dudit chemin critique.
Chaque élément séquentiel ESI à ES3 comprend ici par exemple une bascule de type D.
Il convient de noter qu’ici un retard généré entre le premier et le deuxième élément séquentiel ESI et ES2 correspond au retard à surveiller sur le chemin critique CC correspondant.
Par ailleurs, le troisième élément ES3 et le deuxième étage de retard ETR2 sont configurés par exemple pour vérifier que la vitesse dudit chemin critique CC n’est pas trop rapide.
Comme illustré sur la figure 2, les entrées de chaque multiplexeur principal MUXPj sont respectivement couplées à quatre éléments de retard ELRj 1 à ELRj4 correspondants et sa sortie est couplée au premier élément de retard ELR(j + l)l couplé lui même au multiplexeur principal suivant MUXPj + 1.
Dans l’exemple illustré sur la figure 2, les éléments de retard ELRj 1 à ELRj4 couplés à un même multiplexeur principal MUXPj sont identiques mais ils sont différents de ceux couplés à un autre multiplexeur principal MUXPk. On trouve dans le premier étage de retard ETR1 quatre éléments de retard ELR11 à ELR14 du type porte NON-OU (« NOR » en anglais), quatre éléments de retard ELR21 à ELR24 du type porte NON-ET (« NAND » en anglais), et quatre éléments de retard ELR31 à ELR34 du type ligne d’interconnexion. Le deuxième étage de retard ETR2 comporte quatre éléments de retard ELR41 à ELR44 du type inverseur.
Les éléments de retard ELR11 à ELR34 du premier étage de retard ETR1 sont configurés ici pour effectuer un réglage grossier de retard tandis que ceux ELR41 à ELR44 du deuxième étage de retard ETR2 sont configurés pour effectuer un réglage fin de retard.
Il convient de noter que, en variante, il est aussi possible d’avoir des éléments de retard identiques couplés à chaque multiplexeur principal, comme cela est décrit plus loin dans la présente description.
Ledit dispositif DIS comprend en outre des moyens de commande MC configurés pour délivrer des signaux de commande SCI à SC4 respectivement aux multiplexeurs principaux des étages de retard ETR1 et ETR2 de façon à programmer les retards des étages de retards ETR1 et ETR2 compte tenu de la structure du chemin critique CC.
Le premier étage de retard ETR1 est par conséquent configurable via les trois premiers signaux de commande SCI à SC3 de façon à générer un premier retard initial RII comportant un premier retard programmé issu des éléments de retard ELR11 à ELR34 du premier étage de retard ETR1 et un premier retard intrinsèque égal à la somme des temps de propagation RINT1 à RINT3 inhérents aux trois premiers multiplexeurs principaux MUXP1 à MUXP3.
La valeur dudit premier retard programmé est fonction de ladite marge temporelle visée dudit chemin critique CC. Cette valeur est par exemple égale à un cycle d’horloge dudit signal d’horloge principal CLK dudit circuit intégré numérique CIN diminué de ladite marge temporelle visée.
Le deuxième étage de retard ETR2 est configurable via le quatrième signal de commande SC4 de façon à générer par exemple un deuxième retard initial RI2 comportant un deuxième retard programmé valant ladite marge temporelle visée et un deuxième retard intrinsèque correspondant au temps de propagation RINT4 inhérent au quatrième multiplexeur principal MUXP4.
Ledit module de séquencement MS reçoit à l’entrée ledit signal d’horloge principal CLK dudit circuit intégré numérique CIN et comprend autant de multiplexeurs secondaires MUXS1 à MUXS4 que de multiplexeurs principaux MUXP1 à MUXP4 dans lesdits premier et deuxième étages de retard ETR1 et ETR2. A titre d’exemple, les multiplexeurs secondaires MUXS1 à MUXSN sont organisés ici en une chaîne de deux groupes de multiplexeurs secondaires GMUXS1 et GMUXS2 connectés en série. Chaque groupe GMUXS1 ou GMUXS2 est associé au(x) multiplexeur(s) principal(aux) de l’étage de retard ETR1 ou ETR2 correspondant. Chaque multiplexeur secondaire MUXSn est apparié avec le multiplexeur principal MUXPn correspondant.
Le signal d’horloge principal CLK est couplé à toutes les entrées du premier multiplexeur secondaire MUXS1 du premier groupe GMUXS1. Le premier élément séquentiel ESI est destiné à être séquencé par le signal d’horloge principal CLK en tant que premier signal d’horloge secondaire SHS1. Les signaux de sortie des trois premiers multiplexeurs secondaires MUXS1 à MUXS3 sont couplés respectivement aux entrées des multiplexeurs secondaires suivants dans la chaîne MUXS2 à MUXS4.
Les derniers multiplexeurs secondaires MUXS3 et MUXS4 des groupes GMUXS1 et GMUXS2 génèrent respectivement à leur sortie un deuxième signal d’horloge secondaire SHS2 destiné à séquencer le deuxième élément séquentiel ES2, et un troisième signal d’horloge secondaire SHS3 destiné à séquencer le troisième élément séquentiel ES3.
Par ailleurs, les moyens de commande MC sont en outre configurés pour commander de façon identique lesdits multiplexeurs secondaires MUXS1 à MUXSN et les multiplexeurs principaux MUXP1 à MUXPN.
Comme les multiplexeurs secondaires MUXS1 à MUXS4 sont commandés par les mêmes signaux de commande SCI à SC4 des moyens de commande MC que les multiplexeurs principaux MUXP1 à MUXP4, on obtient donc un premier décalage temporel DTI entre le premier signal d’horloge secondaire SHS1 et le deuxième signal d’horloge secondaire SHS2 valant ledit premier retard intrinsèque, et un deuxième décalage temporel DT2 entre le deuxième signal d’horloge secondaire SHS2 et le troisième signal d’horloge secondaire SHS3 valant ledit deuxième retard intrinsèque.
De ce fait, on peut effacer respectivement le premier et le deuxième retards intrinsèques dans le premier et le deuxième retard initial RII et RI2 de façon à générer de manière plus précise le premier et le deuxième retard initial RII et RI2 valant respectivement le premier et le deuxième retard programmés par les deux étages de retard ETR1 à ETR2.
On peut donc non seulement éviter des disparités dans le dispositif DIS et le chemin critique CC à surveiller dues aux temps de propagation inhérents RINT1 à RINT4 des multiplexeurs programmables, mais aussi augmenter la précision de surveillance dudit dispositif DIS.
Afin de déterminer si les premier et deuxième retards sont bien ajustés, un signal de test ST issu dudit circuit intégré numérique CIN est destiné à être délivré audit premier élément séquentiel ESI et audit moyen de référence MREF.
Si le signal de test ST possède une première valeur booléenne VB1, on reçoit à la sortie dudit moyen de référence MREF par exemple toujours ladite première valeur booléenne BOOL.
Selon des résultats obtenus auxdites sorties des deuxième et troisième éléments séquentiels ES2 et ES3, on peut réaliser une comparaison absolue de retard dudit dispositif DIS, comme illustré sur la figure 3.
Si ledit dispositif DIS est bien ajusté, c'est-à-dire que les retards initiaux RII et RI2 sont configurés en fonction de ladite marge temporelle visée MTV, on obtient à la sortie dudit deuxième élément séquentiel ES2 la première valeur booléenne BOOL et à la sortie dudit troisième élément séquentiel ES3 une deuxième valeur booléenne BOOL opposée à ladite première valeur booléenne BOOL.
Si on obtient la première valeur booléenne BOOL aux sorties des deuxième et troisième éléments séquentiels ES2 et ES3, on peut déterminer que ledit circuit intégré numérique CIN fonctionne trop rapidement.
Si on obtient la deuxième valeur booléenne BOOL aux sorties des deuxième et troisième éléments séquentiels ES2 et ES3, on peut déterminer que ledit circuit intégré numérique CIN fonctionne trop lentement.
On peut avantageusement réaliser ledit circuit intégré numérique CIN en utilisant une technologie de silicium sur isolant totalement déserté, connu par l’homme du métier sous l’acronyme anglo-saxon « FDSOI ».
Aussi si le circuit CIN est considéré comme fonctionnant trop rapidement, on peut par exemple réduire la tension de polarisation de substrat des transistors dudit circuit intégré numérique CIN. Si cette tension est réduite jusqu’à être négative, cette polarisation est communément désignée par l’homme du métier sous l’acronyme anglo-saxon « RBB » (« Reverse Body Bias » en anglais).
Si le circuit CIN est considéré comme fonctionnant trop lentement, on peut donc par exemple augmenter ladite tension de polarisation de substrat des transistors de façon à augmenter la vitesse des transistors dudit circuit CIN. Si cette tension est augmentée jusqu’à être positive pour les transistors NMOS et inférieure à la valeur usuelle de polarisation du substrat (« body ») pour les transistors PMOS, cette polarisation est communément désignée par l’homme du métier sous l’acronyme anglo-saxon « FBB » (« Forward Body Bias » en anglais)
La figure 4 illustre schématiquement une variante possible dudit dispositif DIS de surveillance selon l’invention, permettant notamment d’effectuer un effacement sélectif desdits retards RINTi inhérents aux multiplexeurs.
Par rapport au dispositif DIS illustré sur la figure 2, ledit moyen de séquencement MS comprend en outre un premier multiplexeur de séquencement MSEQ1 dont les entrées sont couplées audit signal d’horloge principal CLK et dont la sortie est destinée à délivrer le premier signal d’horloge secondaire SHS1 audit premier élément séquentiel ESI, et un deuxième multiplexeur de séquencement MSEQ2 dont les entrées sont respectivement couplées au signal d’horloge principal CLK et aux sorties desdits multiplexeurs secondaires MUXS1 à MUXS4.
Le premier multiplexeur de séquencement MSEQ1 et le deuxième multiplexeur de séquencement MSEQ2 sont mutuellement appariés et commandés par un même signal de sélection SS issu des moyens de commande MC de façon à générer les deuxième et troisième signaux d’horloge secondaires SHS2 et SHS3 auxdits deuxième et troisième éléments séquentiels ES2 et ES3.
Les deuxième et troisième signaux d’horloge secondaires SHS2 et SHS3 sont ici identiques et peuvent avoir une valeur entre zéro et la somme des retards intrinsèques RINTi par rapport audit signal d’horloge principal CLK.
Autrement dit, on peut effacer sélectivement les retards intrinsèques RINTi des multiplexeurs secondaires MUXSi (et par conséquent les retards intrinsèques RINTi des multiplexeurs principaux) en modifiant ledit signal de sélection SS. A titre d’exemple, si le signal de sélection SS vaut 0, on efface totalement lesdits retards intrinsèques RINTi car le signal SHS2 est décalé par rapport au signal SHS1 de 4 retards intrinsèques.
Si le signal de sélection SS est égal à 4, aucun retard intrinsèque n’est effacé parce que tous les trois éléments séquentiels ESI à ES3 sont séquencés par les signaux SHS1 et SHS2 qui sont en phase (c'est-à-dire qu’il n’y a pas de décalage temporel entre eux).
Une telle variante dudit dispositif DIS permet donc avantageusement d’effectuer des effacements sélectifs des retards intrinsèques RINTi correspondant aux temps de propagation inhérent des multiplexeurs principaux MUXPi.
Selon une autre variante dudit dispositif DIS, les éléments de retard ELRjk dans un même étage de retard ETRj sont différents.
On se réfère maintenant à la figure 5 pour illustrer une telle variante dudit dispositif DIS selon l’invention.
Dans cette variante, ledit dispositif DIS possède une réplique du chemin critique RCC comportant un premier nombre N d’éléments séquentiels ESI à ESN, des moyens de retard programmables MRP contenant ledit premier nombre N d’étages de retard ETR1 à ETRN. Chaque étage comporte un multiplexeur de retard principal MUXPn et un deuxième nombre M, ici par exemple 4, d’éléments de retard ELRnl à ELRn4 différents, ici par exemple un élément de retard du type porte NON-OU (« NOR » en anglais) ELRnl, un élément de retard du type porte NON-ET (« NAND » en anglais) ELRn2, un élément de retard du type ligne d’interconnexion ELRn3, et un élément de retard du type ligne inverseur ELRn4.
Lesdits éléments de retard ELRnl à ELRn4 de chaque étage de retard ETRn sont couplés en série et les sorties desdits éléments de retard ELRnl à ELRn4 de chaque étage de retard ETRn sont respectivement couplés aux entrées du multiplexeur principal MUXPn du même étage de retard ETRn.
La sortie de chaque multiplexeur principal MUXPn est couplée à l’entrée de donnée D de l’élément séquentiel ESn correspondant et à l’entrée du premier élément de retard ELR(n+l)l de l’étage de retard ETR(n+l) suivant.
Ledit dispositif DIS contient en outre un module de séquencement MS comportant N-l multiplexeurs secondaires MUXS1 à MUXSN-1 appariés avec lesdits multiplexeurs principaux MUXPI à MUXPN-1 correspondants et couplés en série, les entrées du premier multiplexeur secondaire MUXS1 étant couplées audit signal d’horloge principal CLK et la sortie de chaque multiplexeur secondaire MUXSn étant couplée aux entrées du multiplexeur secondaire suivant MUXS(n+l) ; un premier multiplexeur de séquencement MSEQ1 dont les entrées sont couplées audit signal d’horloge principal CLK et la sortie est couplée au premier élément séquentiel ESI de façon à le séquencer par ledit premier signal d’horloge secondaire SHS1 ; et N-l multiplexeurs de séquencement MSEQ2 à MSEQN suivants, les entrées de chaque multiplexeur de séquencement MSEQn (n>=2) étant respectivement couplées audit signal d’horloge principal CLK et aux sorties du multiplexeur secondaire correspondant MEIXSn-l et le cas échéant du ou des multiplexeur(s) secondaire(s) précédent(s). Chaque multiplexeur de séquencement MSEQn est configuré pour délivrer à la sortie un signal d’horloge secondaire SHSn à l’élément séquentiel correspondant ESn (n>=2) de façon à le séquencer.
Il convient de noter que les multiplexeurs principaux MUXP1 à MUXPN et les multiplexeurs secondaires MUXS1 à MUXSN sont commandés par un même jeu de signaux de commande SCI à SCN-1 délivrés par les moyens de commande MC.
Les multiplexeurs de séquencement MSEQn sont respectivement commandés par un jeu de signaux de commande SS1 à SSN délivrés par les moyens de commande MC.
De ce fait, pour un élément séquentiel ESn quelconque, le dispositif DIS illustré sur la figure 5 est capable d’effectuer un effacement sélectif des temps de propagation inhérents aux multiplexeurs principaux MUXP1 à MUXP(n-l) disposés avant ledit quelconque élément séquentiel ESn. A cet égard, on peut réaliser des comparaisons relatives des retards au sein dudit dispositif DIS en délivrant ledit signal de test ST audit premier élément séquentiel ESI et audit moyen de référence MREF.
Si ledit signal de test ST contient ladite première valeur booléenne BOOL, on obtient aux sorties des éléments séquentiels un jeu de valeurs booléennes commençant par des premières valeurs booléennes BOOL et éventuellement terminant par des deuxièmes valeurs booléennes BOOL, comme illustré sur la figure 6. Ledit jeu de valeurs booléennes est généralement connu par l’homme du métier sous la désignation « codage thermométrique » (« thermometer code » en anglais).
Selon le nombre des premières valeurs booléennes, ledit dispositif DIS peut être utilisé pour effectuer des comparaisons relatives à des retards globaux de ladite réplique de chemin critique RCC.
La figure 6 illustre trois groupes de résultats délivrés par le dispositif DIS selon la variante montrée sur la figure 5. La configuration dudit dispositif DIS du groupe 1 est moins rapide que celle du groupe 2. La configuration dudit dispositif DIS du groupe 3 est la plus lente parmi les trois groupes 1 à 3.
Ainsi, on peut configurer par exemple le jeu de signaux de commande SCI à SCN-1 en fonction des résultats dudit dispositif DIS de façon à ajuster des retards dudit dispositif DIS tout en effaçant sélectivement les temps de propagation des éléments programmables, ici par exemple des multiplexeurs principaux MUXPn.

Claims (15)

  1. REVENDICATIONS
    1. Dispositif (DIS) de surveillance d’un chemin critique (CC) d’un circuit intégré (CIN), comprenant une réplique du chemin critique (RCC) comportant au moins deux éléments séquentiels (ESI, ES2) mutuellement séparés par des moyens de retard programmables (MRP) à l’aide d’au moins un multiplexeur principal (MUXP1), des moyens de commande (MC) configurés pour commander ledit au moins un multiplexeur principal (MUXP1 à MUXP4) et un module de séquencement (MS) configuré pour séquencer chaque élément séquentiel (ESI, ES2) à partir d’un signal d’horloge principal (CLK), caractérisé en ce que le module de séquencement (MS) est configuré pour délivrer à partir du signal d’horloge principal (CLK) respectivement auxdits au moins deux éléments séquentiels (ESI, ES2), deux signaux d’horloge secondaires (SHS2, SHS3) mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal (MUXP1 à MUXP4).
  2. 2. Dispositif (DIS) selon la revendication 1, dans lequel la réplique du chemin critique (RCC) comporte une chaîne de N éléments séquentiels (ESI à ESN), avec N supérieur à 2, les moyens de retard (MR) comportent N-l étages de retard (ETRn), chaque étage de retard (ETRn) étant programmable à l’aide d’au moins un multiplexeur principal (MUXPn), deux éléments séquentiels (ESn, ESn+1) successifs étant séparés par un étage de retard (ETRn), et le module de séquencement (MS) est configuré pour délivrer à partir du signal d’horloge principal (CLK) respectivement auxdits N éléments séquentiels (ESI à ESN) N signaux d’horloge secondaires (SHS1 à SHSN), deux signaux d’horloge secondaires successifs (SHSn, SHSn+1) étant mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal (MUXPn) dudit étage de retard (ETRn) correspondant.
  3. 3. Dispositif (DIS) selon la revendication 2, dans lequel les moyens de retard (MRP) comprennent plusieurs multiplexeurs principaux (MUXPn) et le module de séquencement (MS) est configuré pour délivrer à partir du signal d’horloge principal (CLK) respectivement auxdits éléments séquentiels (ESn), des signaux d’horloge secondaires (SHSn) mutuellement temporellement décalés de façon à prendre en compte les temps de propagation inhérents à tous les multiplexeurs principaux (MUXP1 à MUXPN).
  4. 4. Dispositif (DIS) selon la revendication 3, dans lequel le module de séquencement (MS) comprend autant de multiplexeurs secondaires (MUXS1 à MUXSN) que de multiplexeurs principaux (MUXP1 à MUXPN), les multiplexeurs secondaires (MUXS1 à MUXSN) étant organisés en une chaîne de N-l groupes de multiplexeurs secondaires (GMUXS1 à GMUXS(N-l)) connectés en série, chaque groupe (GMUXSn) étant associé au(x) multiplexeur(s) principal(aux) de l’étage de retard (ETRn) correspondant, chaque multiplexeur secondaire (MUXSn) étant apparié avec le multiplexeur principal (MUXPn) correspondant, les entrées du premier multiplexeur secondaire (MUXS1) du premier groupe (GMUXS1) étant destinées à recevoir le signal d’horloge principal (CLK), le premier élément séquentiel (ESI) étant destiné à être séquencé par le signal d’horloge principal (CLK) et les N-l éléments séquentiels suivants (ES2, ES3) étant destinés à être séquencés par les N-l signaux d’horloges secondaires (SHS2, SHS3) respectivement délivrés par les sorties des derniers multiplexeurs (MUXS3, MUXS4) des N-l groupes (GMUXS1, GMUXS2), et les moyens de commande (MC) sont en outre configurés pour commander de façon identique lesdits multiplexeurs secondaires (MUXS1 à MUXSN) et les multiplexeurs principaux (MUXP1 à MUXPN), chaque multiplexeur secondaire (MUXSn) étant apparié avec un multiplexeur principal (MUXPn) correspondant.
  5. 5. Dispositif (DIS) selon la revendication 2, dans lequel les moyens de retard (MRP) comprennent plusieurs multiplexeurs principaux (MUXP1 à MUXPN) et le module de séquencement (MS) est configuré pour délivrer à partir du signal d’horloge principal (CLK) respectivement auxdits éléments séquentiels (ESn), des signaux d’horloge secondaires (SHSn) synchronisés ou mutuellement temporellement décalés de façon à prendre en compte sélectivement les temps de propagation inhérents à tous les multiplexeurs principaux (MUXP1 à MUXPN) ou à seulement au moins l’un des multiplexeurs principaux (MUXP1 à MUXPn).
  6. 6. Dispositif (DIS) selon la revendication 5, dans lequel le module de séquencement (MS) comprend autant de multiplexeurs secondaires (MUXS1 à MUXSN) que de multiplexeurs principaux (MUXP1 à MUXPN), les multiplexeurs secondaires (MUXS1 à MUXSN) étant organisés en une chaîne de N multiplexeurs secondaires (MUXS1 à MUXSN) connectés en série, chaque multiplexeur secondaire (MUXSn) étant apparié avec le multiplexeur principal (MUXPn) correspondant, et aux moins deux multiplexeurs de séquencement (MSEQ1, MSEQ2) mutuellement appariés, les entrées du premier multiplexeur secondaire (MUXS1) et du premier multiplexeur de séquencement (MSEQ1) étant destinées à recevoir le signal d’horloge principal (CLK), la sortie du premier multiplexeur de séquencement (MSEQ1) étant destinée à délivrer le premier signal d’horloge secondaire (SHS1) audit premier élément séquentiel (ESI), les entrées du(des) multiplexeur(s) de séquencement suivant(s) (MSEQ2) étant destinées à recevoir au moins le signal d’horloge principal (CLK) et le(s) signal(aux) de sortie du(des) multiplexeur(s) secondaire(s) associé(s) au(x) multiplexeur(s) principal(aux) d’au moins un étage de retard (ETR1), et la sortie du(des) multiplexeur(s) de séquencement suivant(s) (MSEQ2) étant destinée à délivrer à au moins un élément séquentiel (ES2, ES3) suivant le(s) signal(aux) d’horloge secondaire(s) suivant(s) (SHSn), et les moyens de commande (MC) sont en outre configurés pour commander de façon identique lesdits multiplexeurs secondaires (MUXS1 à MUXSN) et les multiplexeurs principaux (MUXP1 à MUXPN) et pour commander les multiplexeurs de séquencement (MESQ1, MSEQ2) par un signal de sélection (SS).
  7. 7. Dispositif (DIS) selon la revendication 6, dans lequel le module de séquencement (MS) comprend autant de multiplexeurs de séquencement (MSEQ1 à MSEQN) que d’éléments séquentiels (ESI à ESN), les entrées du premier multiplexeur de séquencement (MSEQ1) étant destinées à recevoir le signal d’horloge principal (CLK) et la sortie du premier multiplexeur de séquencement (MSEQ1) étant destinée à délivrer le premier signal d’horloge secondaire (SHS1) audit premier élément séquentiel (ESI), les entrées des multiplexeurs de séquencement (MSEQ1) suivants étant destinées à recevoir le signal d’horloge principal (CLK) et le(s) signal(aux) de sortie du multiplexeur secondaire correspondant et le cas échéant du(des) multiplexeur(s) secondaire(s) précédent(s), chaque multiplexeur de séquencement (MSEQn) étant configuré pour délivrer à l’élément séquentiel (ESn) correspondant le signal d’horloge secondaire (SHSn) correspondant.
  8. 8. Dispositif (DIS) selon l’une quelconque des revendications 5 à 7, dans lequel chaque étage de retard (ETRn) comprend un multiplexeur principal (MUXPn), et plusieurs éléments de retard (ELRnm) couplés à l’entrée dudit multiplexeur principal (MUXPn).
  9. 9. Dispositif (DIS) selon la revendication 8, dans lequel les éléments de retard (ELRnm) sont différents.
  10. 10. Dispositif (DIS) selon l’une quelconque des revendications précédentes, réalisé de façon intégrée dans et sur un substrat de type silicium sur isolant.
  11. 11. Dispositif selon la revendication 10, dans lequel le substrat est du type silicium sur isolant totalement déserté.
  12. 12. Procédé de séquencement d’un dispositif (DIS) de surveillance d’un chemin critique (CC) d’un circuit intégré (CIN), comprenant une réplique du chemin critique (RCC) comportant au moins deux éléments séquentiels (ESI, ES2) mutuellement séparés par des moyens de retard programmables (MRP) à l’aide d’au moins un multiplexeur principal (MUXP1 à MUXP4), caractérisé en ce qu’il comprend une délivrance auxdits au moins deux éléments séquentiels (ESI, ES2) à partir d’un signal d’horloge principal (CLK), de deux signaux d’horloge secondaires (SHS2, SHS3) mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal (MUXP1 à MUXP4).
  13. 13. Procédé selon la revendication 12, dans lequel la réplique du chemin critique (RCC) comporte une chaîne de N éléments séquentiels (ESn), avec N supérieur à 2, les moyens de retard (MRP) comportent N-l étages de retard (ETRn), chaque étage de retard (ETRn) étant programmable à l’aide d’au moins un multiplexeur principal (MUXPn), deux éléments séquentiels (ESn, ESn+1) successifs étant séparés par un étage de retard (ETRn), et ledit procédé comprend une délivrance respectivement auxdits N éléments séquentiels (ESn) à partir du signal d’horloge principal (CLK), de N signaux d’horloge secondaires (SHSn), deux signaux d’horloge secondaires (SHSn, SHSn+1) successifs étant mutuellement temporellement décalés de façon à prendre en compte au moins un temps de propagation inhérent audit au moins un multiplexeur principal (MUXPn) dudit étage de retard (ETRn) correspondant.
  14. 14. Procédé selon la revendication 13, dans lequel les moyens de retard (MRP) comprennent plusieurs multiplexeurs principaux (MUXP1 à MUXPN) et le procédé comprend une délivrance à partir du signal d’horloge principal (CLK) respectivement auxdits éléments séquentiels (ESn), de signaux d’horloge secondaires (SHSn) mutuellement temporellement décalés de façon à prendre en compte les temps de propagation inhérents à tous les multiplexeurs principaux (MUXP1 à MUXPN).
  15. 15. Procédé selon la revendication 13, dans lequel les moyens de retard (MRP) comprennent plusieurs multiplexeurs principaux (MUXP1 à MUXPN) et le procédé comprend une délivrance à partir du signal d’horloge principal (CLK) respectivement auxdits éléments séquentiels (ESn), de signaux d’horloge secondaires (SHSn) mutuellement temporellement décalés de façon à prendre en compte sélectivement les temps de propagation inhérents à tous les multiplexeurs (MUXP1 à MUXPN) ou à seulement au moins l’un des multiplexeurs principaux (MUXP1 à MUXPn).
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