FR3050315A1 - Transistor a overlap des regions d'acces maitrise - Google Patents

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Abstract

Procédé de réalisation d'un dispositif microélectronique à un ou plusieurs transistor(s) comprenant des étapes de : a) formation d'une première grille sur une région (3a) d'une couche semi-conductrice, b) formation d'une première cavité dans la couche semi-conductrice, la première cavité ayant une paroi contiguë à la région donnée, c) remplissage de la première cavité de sorte à former un premier bloc semi-conducteur (16) dans lequel une région de source ou de drain du premier transistor est apte à être réalisée, par - croissance par épitaxie d'un premier matériau semi-conducteur (13) dans la première cavité, la croissance étant effectuée de sorte qu'une première zone d'épaisseur prédéterminée de la couche de premier matériau semi-conducteur tapisse la paroi contiguë à la région donnée (3a), - croissance par épitaxie d'une deuxième zone en un deuxième matériau semi-conducteur (15) sur la première zone.

Description

TRANSISTOR A OVERLAP DES REGIONS D'ACCES MAITRISE
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
La présente invention est relative au domaine des transistors et concerne un dispositif à un ou plusieurs transistors ainsi qu'un procédé de réalisation d'un tel dispositif.
Le fonctionnement d'un transistor à effet de champ MOS est basé sur une modulation de la concentration de charges dans une région semi-conductrice de canal par le biais d'une électrode de grille située sur cette région.
De part et d'autre de la région de canal, des blocs semi-conducteurs forment des régions de source et de drain que l'on peut réaliser en un matériau ayant un paramètre de maille et/ou un dopage différent de celui de la région de canal afin d'améliorer les performances du transistor.
Pour fabriquer de tels blocs, un procédé consiste à former des cavités de part et d'autre de la région de canal puis à effectuer une croissance par épitaxie de matériau semi-conducteur. Pendant cette croissance, un dopage (qualifié d'« in situ ») peut être réalisé.
Les figures 1A-1C montrent différents agencements d'un bloc semi-conducteur 4 réalisé de la manière évoquée ci-dessus, par épitaxie dans une cavité attenante à une région 2 semi-conductrice dans laquelle un canal d'un transistor est prévu. Cette région 2 semi-conductrice est généralement non-dopée ou faiblement dopée c'est-inférieure à le19 at/cm3.
Des espaceurs isolants 5 agencés contre les flancs latéraux de la grille 6 du transistor sont en outre prévus pour permettre d'isoler celle-ci des régions de source et de drain.
La figure IA illustre un agencement qualifié « d'underlap » dans lequel un bloc semi-conducteur 4, qui peut être dopé, ne s'étend que partiellement sous les espaceurs 5. Le bloc semi-conducteur 4, dans lequel une région de source ou de drain est apte à être formée, se situe à une distance Au d'une zone de la région semi-conductrice 2 qui est disposée en regard d'une interface entre la grille 6 et un espaceur 5.
Afin de limiter la résistance entre la région 2 de canal et les régions de source et de drain et/ou contraindre davantage la région 2 de canal du transistor, on peut chercher à rapprocher le bloc semi-conducteur 4 de la région de canal.
Cela peut conduire à un agencement tel qu'illustré sur la figure IB et que l'on qualifie d'« overlap » (chevauchement) avec un bloc semi-conducteur 4 qui s'étend sous les espaceurs 5 et en regard de la grille 6.
La plupart du temps on cherche à éviter un empiètement trop important et réduire une distance Δο d'empiètement dans laquelle le bloc semi-conducteur 4 s'étend en regard de la grille.
La figure IC illustre un agencement sans « overlap » ou « underlap » que l'on cherche généralement à obtenir. Le bloc semi-conducteur 4 s'étend sous un espaceur 5 cette fois jusqu'à une zone alignée avec l'interface entre la grille et cet espaceur 5.
Il se pose le problème de réaliser un dispositif à un ou plusieurs transistors aux performances améliorées et dans lequel le positionnement, par rapport à la grille et aux espaceurs, d'un bloc semi-conducteur apte à accueillir une région de source ou de drain soit mieux maîtrisé.
EXPOSÉ DE L'INVENTION
Selon un aspect, la présente invention concerne un procédé de réalisation d'un dispositif microélectronique à un ou plusieurs transistor(s) comprenant des étapes de : a) formation d'au moins une première grille sur une région donnée d'une couche semi-conductrice dans laquelle un canal d'un premier transistor est apte à être réalisé, b) formation d'au moins une première cavité dans la couche semi-conductrice, la première cavité ayant une paroi contiguë à la région donnée, c) remplissage de la première cavité de sorte à former un premier bloc semi-conducteur dans lequel une région de source ou de drain du premier transistor est apte à être réalisée, la formation du premier bloc semi-conducteur comprenant des étapes de : - croissance par épitaxie d'un premier matériau semi-conducteur dans la première cavité, la croissance étant effectuée de sorte qu'une première zone d'épaisseur ei prédéterminée de la couche de premier matériau semi-conducteur tapisse la paroi contiguë à la région donnée, - croissance par épitaxie d'une deuxième zone en un deuxième matériau semi-conducteur sur la première zone.
Le deuxième matériau peut avoir un dopage différent de celui du premier matériau semi-conducteur ou avoir un paramètre de maille différent de celui du premier matériau semi-conducteur ou avoir à la fois un dopage différent de celui du premier matériau semi-conducteur ainsi qu'un paramètre de maille différent de celui du premier matériau semi-conducteur. A l'étape c) on définit précisément le positionnement d'une interface entre le premier matériau semi-conducteur et le deuxième matériau semi-conducteur, ce qui permet par la suite de pouvoir contrôler précisément la position des régions d'accès au canal.
Avantageusement, le premier matériau semi-conducteur est non-dopé ou présente un dopage moins important que celui du deuxième matériau semi-conducteur.
On peut ainsi définir précisément le positionnement d'une interface entre zone dopée et zone non dopée ou faible dopée, autrement dit de jonctions dans le premier transistor.
Selon une possibilité de mise en oeuvre, la première zone de premier matériau semi-conducteur et la région donnée dans laquelle un canal de transistor est apte à être formé sont à base d'un même matériau semi-conducteur.
Selon un mode de réalisation particulier, la deuxième zone semi-conductrice est formée par croissance par épitaxie du deuxième matériau semi-conducteur de sorte que le deuxième matériau semi-conducteur comporte un gradient de concentration en dopants ou un gradient de concentration en germanium ou un gradient de concentration en dopants tout en présentant un gradient de concentration en germanium. On peut ainsi faire en sorte d'augmenter progressivement le dopage au fur et à mesure que l'on s'éloigne du canal et/ou d'augmenter la contrainte au fur et à mesure que l'on se rapproche du canal. Un tel mode peut être mis en oeuvre en particulier pour réaliser un transistor de type PMOS.
Dans le cas où l'on réalise un transistor NMOS, on ajoute du Carbone dans la deuxième zone semi-conductrice afin d'avoir une contrainte en tension.
Selon une possibilité de mise en œuvre du procédé, celui-ci peut comprendre en outre après l'étape c) de formation du premier bloc semi-conducteur, des étapes de : - dépôt d'une couche de protection sur le premier transistor, - gravure de cette couche de protection de manière à former des blocs de protection de part et d'autre de la première grille.
Les blocs de protection sont agencés en fonction du positionnement d'une interface entre la première zone de premier matériau semi-conducteur et la deuxième zone de deuxième matériau semi-conducteur.
Ainsi, l'épaisseur de la couche de protection et la gravure de cette couche de protection sont prévues de sorte qu'une face externe des blocs de protection est positionnée à une distance maîtrisée par rapport à ladite interface.
Cette distance peut être nulle. De préférence, on réalise ainsi les blocs de protection de sorte que leur face externe est alignée avec la dite interface entre premier et deuxième matériau semi-conducteur.
Les blocs de protection peuvent former des espaceurs voire des espaceurs sacrificiels.
En maîtrisant le positionnement des espaceurs sacrificiels par rapport à l'interface entre premier et deuxième matériau semi-conducteur, on peut maîtriser le positionnement des espaceurs isolants par rapport à cette interface.
Lorsque la face externe des blocs de protection est alignée avec la dite interface entre premier et deuxième matériau semi-conducteur, on peut former des espaceurs isolants dont la face interne est alignée avec la dite interface entre premier et deuxième matériau semi-conducteur. On peut ainsi réaliser un transistor sans overlap.
Selon une possibilité de mise en œuvre du procédé, la première grille formée à l'étape a) peut être une grille sacrificielle.
Dans ce cas, après réalisation des blocs de protection, le procédé peut comprendre des étapes de : - formation d'espaceurs isolants de part et d'autre des blocs de protection, - retrait de la première grille, - retrait des blocs de protection, - formation d'une grille de remplacement entre les espaceurs isolants. Le retrait des blocs de protection peut être avantageusement réalisé par gravure sélective vis-à-vis des espaceurs isolants.
Une variante de mise en œuvre du procédé prévoit de réaliser un overlap maîtrisé.
Dans ce cas, après réalisation des blocs de protection et préalablement à la formation d'espaceurs isolants, le procédé peut comprendre en outre, des étapes de : - formation de blocs de protection supplémentaires contre les blocs de protection, les espaceurs isolants étant formés ensuite contre les blocs de protection supplémentaires, - retrait de la première grille, - retrait des blocs de protection et des blocs de protection supplémentaires, - formation d'une grille de remplacement entre les espaceurs isolants. L'overlap ou dépassement obtenu dépend de l'épaisseur des blocs de protection supplémentaires.
Selon une possibilité de mise en œuvre du procédé, lorsqu'on souhaite retirer la première grille en vue de la remplacer, on peut prévoir des étapes de : -formation d'un masquage recouvrant le premier transistor, puis - planarisation du masquage de sorte à retirer une portion du masquage et dévoiler la première grille, puis - gravure de la première grille de sorte à former une ouverture.
Cette ouverture pourra servir d'emplacement pour une grille de remplacement. La première grille joue ainsi le rôle d'une grille sacrificielle.
Le masquage recouvrant le premier transistor peut être également formé sur un deuxième transistor d'un deuxième type, la planarisation du masquage étant alors effectuée de sorte à retirer une portion du masquage et dévoiler la grille du deuxième transistor en même temps que la première grille du premier transistor. Lors de l'étape de gravure de la première grille de sorte à former une ouverture, on forme en même temps une autre ouverture en retirant la grille sacrificielle du deuxième transistor.
On peut ensuite remplir l'ouverture et l'autre ouverture en même temps à l'aide d'un même matériau ou d'un même empilement de matériaux ou bien successivement par des empilements de grilles différents.
La formation de la grille de remplacement peut alors comprendre des étapes de : - retrait des blocs de protection de sorte à agrandir l'ouverture, puis - formation d'un empilement de grille dans l'ouverture.
Une étape de planarisation de l'empilement de grille est ensuite avantageusement réalisée.
Selon une possibilité de mise en oeuvre du procédé, on peut se servir d'une couche isolante dudit masquage pour former les espaceurs isolants du premier transistor.
Ainsi, selon une possibilité de mise en oeuvre du procédé, le masquage sur le premier transistor comporte une couche isolante déposée directement sur les blocs de protection.
Ensuite, lors de la planarisation du masquage de sorte à dévoiler la première, des blocs de cette couche isolante sont conservés de part et d'autre de la première grille de manière à former lesdits espaceurs isolants contre les blocs de protection.
Selon une mise en oeuvre particulière du procédé, on peut former au moins une région de source et/ou de drain surélevée pour le premier transistor.
Dans ce cas, le procédé peut comprendre en outre après l'étape c), des étapes de : - formation de zones isolantes de part et d'autre de la première grille, - croissance de matériau semi-conducteur sur le premier bloc semi-conducteur de sorte à former une région semi-conductrice de source ou de drain surélevée.
Selon une mise en œuvre particulière du procédé, on peut former un premier transistor dont les régions de source et de drain sont asymétriques et ont des compositions différentes en termes de matériau et/ou de dopage. C'est le cas en particulier lorsque le transistor réalisé est un transistor de type TFET avec des régions de source et de drain dopées selon des dopages de types différents, la région de source étant dopée selon un dopage d'un premier type N ou P, la région de drain étant dopée selon un dopage d'un type opposé P ou N.
Selon une possibilité de mise en œuvre du procédé, à l'étape b) la première cavité est réalisée par gravure d'une première portion de la couche semi-conductrice attenante à ladite région donnée dans laquelle le canal du premier transistor est apte à être formé, tandis qu'une deuxième portion de la couche semi-conductrice également attenante à ladite région donnée de canal du transistor est protégée et n'est pas gravée, la première portion et la deuxième portion étant disposées de part et d'autre de la région donnée, le procédé comprenant en outre, après l'étape c) des étapes de : - formation d'une deuxième cavité par gravure de la deuxième portion, la deuxième cavité ayant une paroi contiguë à la région donnée puis, - remplissage de la deuxième cavité par un matériau semi-conducteur de sorte à former un deuxième bloc semi-conducteur dans lequel une région de drain ou de source est apte à être formée.
Le deuxième bloc semi-conducteur peut être en un matériau différent de celui du premier bloc semi-conducteur.
Le deuxième bloc semi-conducteur peut avoir un dopage différent de celui du premier bloc semi-conducteur et en particulier de type opposé à celui du premier bloc, par exemple de type N lorsque le premier bloc semi-conducteur est dopé P ou de type P lorsque le premier bloc semi-conducteur est dopé N.
Lors de l'étape b), la deuxième portion peut être protégée par une première couche de protection tandis qu'un bloc de protection réalisé dans la première couche de protection est agencé contre un flanc latéral de la première grille situé du côté de la première portion. Le procédé peut alors comprendre en outre après l'étape c) et préalablement à la formation de la deuxième cavité, des étapes de : - dépôt d'une deuxième couche de protection, - gravure de la deuxième couche de protection de sorte à réaliser un autre bloc de protection formé d'un empilement de la première couche de protection et de la deuxième couche de protection contre un flanc latéral de la première grille situé du côté de la deuxième portion, ladite paroi contiguë étant située dans le prolongement de l'autre bloc de protection.
Une telle variante de procédé peut permettre d'obtenir une répartition dissymétrique par rapport au canal des blocs semi-conducteurs dans lesquelles les régions de source et de drain sont aptes à être formées.
Un mode de réalisation de la présente invention prévoit également la mise en œuvre d'au moins un deuxième transistor qui peut être de type différent de celui du premier transistor, par exemple de type N lorsque le premier transistor est de type P, ou bien de type P lorsque le premier transistor est de type N.
Ainsi selon ce mode de réalisation particulier dans lequel le premier transistor est un transistor d'un premier type tandis qu'une deuxième grille d'un deuxième transistor d'un deuxième type est formée à l'étape a) sur la couche semi-conductrice, et dans lequel lors de la réalisation de la première cavité le deuxième transistor est protégé par un premier masque, le procédé peut comprendre après l'étape c), des étapes de : - retrait du premier masque, -formation d'un deuxième masque sur le premier transistor, - formation d'autres cavités dans la couche semi-conductrice, autour d'une autre région de la couche semi-conductrice sur laquelle repose la deuxième grille et dans laquelle un canal du deuxième transistor est apte à être réalisé, - formation de blocs semi-conducteurs dans les autres cavités et dans lesquels des régions de source et de drain du deuxième transistor sont aptes à être réalisés.
Selon un autre aspect, la présente invention concerne un dispositif microélectronique à un ou plusieurs transistor(s) comprenant : au moins un premier transistor muni d'une grille sur une région donnée d'une couche semi-conductrice dans laquelle un canal d'un premier transistor est apte à être formé, - un premier bloc semi-conducteur dans lequel une région de source ou de drain du premier transistor est apte à être réalisée s'étendant dans une première cavité formée dans la couche semi-conductrice, le premier bloc semi-conducteur comprenant une première zone de premier matériau semi-conducteur, la première zone tapissant une paroi contiguë à la région donnée dans laquelle un canal d'un premier transistor est apte à être formé, la première zone étant recouverte d'une deuxième zone en un deuxième matériau semi-conducteur, ledit deuxième matériau étant un semi-conducteur ayant un dopage différent de celui du premier matériau semi-conducteur et/ou ayant un paramètre de maille différent de celui du premier matériau semi-conducteur, le transistor étant doté en outre d'espaceurs isolants agencés de part et d'autre de la grille, au moins un premier espaceur isolant étant disposé par rapport au premier bloc semi-conducteur de sorte qu'une face interne de ce premier espaceur isolant est alignée avec une interface entre le premier matériau se mi-conducteur et le deuxième matériau semi-conducteur.
Selon une possibilité de mise en oeuvre, le dispositif peut comprendre au moins un deuxième transistor muni d'une deuxième grille sur une région de la couche semi-conductrice dans laquelle un canal du deuxième transistor est apte à être formé, des blocs semi-conducteurs de source ou de drain du deuxième transistor s'étendant dans des deuxièmes cavités formée dans la couche semi-conductrice, les blocs semi-conducteurs de source et de drain du deuxième transistor ayant une composition différente de celle du premier bloc semi-conducteur. Par « composition » différente, on entend un matériau différent en termes de structure et/ou de dopage.
Selon une possibilité de mise en oeuvre, le premier transistor peut comporter au moins un deuxième bloc semi-conducteur de drain ou de source, s'étendant dans une deuxième cavité formée dans la couche semi-conductrice, ladite deuxième cavité étant remplie d'un matériau semi-conducteur dopé ou ayant un paramètre de maille différent de celui de la région donnée de la couche semi-conductrice dans laquelle le canal du premier transistor est apte à être formé.
Le premier bloc semi-conducteur et le deuxième bloc semi-conducteur peuvent être dissymétriques par rapport à la région de canal du premier transistor.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1C servent à illustrer différents agencements d'un bloc semi-conducteur destiné à accueillir une région de source et de drain dans un transistor ; - les figure 2A-2Q servent à illustrer un premier exemple de procédé de réalisation d'un dispositif à transistors dans lequel le positionnement par rapport à la grille d'un bloc semi-conducteur destiné à accueillir une région de source et de drain est amélioré ; - les figures 3A-3E servent à illustrer une variante de réalisation visant à former des régions de source et de drain surélevées ; - les figures 4A-4C servent à illustrer une variante de réalisation dans laquelle on crée un chevauchement (« overlap ») maîtrisé entre un bloc semi-conducteur formé par épitaxie et une grille de transistor ; - les figures 5A-5D servent à illustrer une variante de réalisation dans laquelle une couche isolante d'un masquage servant au remplacement d'une grille sacrificielle est utilisée pour former des espaceurs isolants d'un transistor ; - les figures 6A-6F servent à illustrer un procédé de réalisation d'un transistor, en particulier de type TFET, dont les régions de source et de drain présentent une dissymétrie par rapport au canal ;
En outre, dans la description ci-après, des termes qui dépendent de l'orientation du dispositif, telle que « supérieure », « latérale », « interne », externe » s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures.
Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un exemple de procédé, suivant l'invention, de réalisation d'un dispositif à transistors va à présent être donné en liaison avec les figures 2A-2Q.
Le matériau de départ de ce procédé peut être un substrat massif (« Bulk » selon la terminologie anglo-saxonne) ou de type semi-conducteur sur isolant doté d'une couche de support semi-conductrice (non représentée) revêtue d'une couche isolante (non représentée) qui peut être à base d'oxyde de silicium. Le substrat comporte également une couche semi conductrice 3 superficielle située sur et en contact avec la couche isolante. Le substrat est par exemple de type SOI (SOI pour « silicium sur isolant ») avec une couche semi-conductrice 3 superficielle en silicium.
Le procédé décrit ici vise à réaliser deux transistors de types différents avec un premier transistor Ta d'un premier type (par exemple de type P) et un deuxième transistor Tb d'un deuxième type (par exemple de type N).
Un premier bloc 6a de grille pour le premiertransistorTa et un deuxième bloc 6b de grille pour le deuxième transistor Tb sont tout d'abord formés.
Cela peut être réalisé par gravure d'au moins une couche de matériau de grille en protégeant des zones de cette couche respectivement par des masques durs 8a, 8b, par exemple en nitrure de silicium (SiN). Dans cet exemple de réalisation, les grilles 6a, 6b du premier transistor Ta et du deuxième transistor Tb sont sacrificielles c'est-à-dire destinées à être retirées ultérieurement. Les grilles 6a, 6b sont de préférence en un même matériau par exemple en polysilicium.
On se réfère à présent à la figure 2A qui illustre la formation d'une couche 9 dite « de protection » à partir de laquelle des blocs de protection sont destinés à être formés. Cette couche de protection 9 peut être réalisée par dépôt conforme d'un matériau, en particulier diélectrique tel que par exemple du nitrure de silicium (SiN).
Puis (figure 2B), on réalise un masque 11 sur un des transistors, par exemple sur le deuxième transistor Tb. Ce masque 11 est typiquement en un polymère, par exemple de la résine, photosensible et recouvre la grille 6b du deuxième transistor Tb.
Ensuite (figure 2C), par gravure de la couche 9 de protection, on forme les blocs de protection 9a sur des flancs latéraux du premier bloc 6a de grille.
On effectue ensuite une étape de retrait de portions de la couche semi conductrice 3 superficielle situées de part et d'autre d'une région 3a de cette couche semi conductrice superficielle 3 qui est disposée en regard de la grille 6a et est prévue pour former une région de canal du premier transistor Ta.
Ce retrait peut être réalisé à l'aide d'une gravure anisotrope, par exemple par plasma en utilisant une chimie de type fluorocarbonée ou à base de Chlore et permet de former des cavités 12a disposées de part et d'autre de la région semi-conductrice 3a (Figure 2D).
Lorsque le substrat est de type semi-conducteur sur isolant, l'épaisseur gravée de la couche semi-conductrice 3 superficielle pour former les cavités 12a est inférieure à l'épaisseur totale de la couche semi-conductrice 3 superficielle. Sous les cavités 12a, on conserve ainsi une portion de la couche semi-conductrice 3 superficielle.
On peut ensuite retirer le masque 11 par un procédé de décapage (« stripping » selon la terminologie anglo-saxonne).
Puis, on fait croître par épitaxie une couche en un premier matériau semi-conducteur 13 dans les cavités 12a (figure 2E).
Pendant cette épitaxie, le deuxième transistor Tb est protégé par la couche 9 de protection. De cette manière, le premier matériau semi-conducteur 13 ne croît pas en regard du deuxième transistor Tb. La croissance épitaxiale est effectuée de sorte qu'une zone d'épaisseur prédéterminée ei de la couche de premier matériau semi-conducteur 13 tapisse le fond et les parois latérales 14 des cavités 12a. Une paroi 14 contiguë à la région 3a située en regard de la grille est ainsi revêtue d'une épaisseur ei maîtrisée du premier matériau semi-conducteur. On définit ainsi de manière précise une région semi-conductrice qui pourra former une région d'accès au canal du premier transistor Ta.
Le premier matériau semi-conducteur 13 est avantageusement le même matériau que celui de la couche superficielle 3 dans laquelle la région 3a de canal est prévue. Par exemple, lorsque la couche superficielle 3 est en silicium, on réalise une croissance de silicium dans les cavités 12a. Le premier matériau semi-conducteur 13 peut être non dopé ou faiblement dopé. Par « faiblement dopé » on entend qu'il comporte une concentration de dopants inférieure lx 1019 at/cm3.
On effectue ensuite une croissance par épitaxie d'un deuxième matériau semi-conducteur 15 sur le premier matériau semi-conducteur 13 (figure 2F).
La croissance est effectuée de sorte à remplir les cavités 12a et à remplacer ainsi les portions retirées lors de l'étape décrite précédemment en liaison avec la figure 2C. Le deuxième matériau semi-conducteur 15 est différent du premier matériau semi-conducteur 13 et est avantageusement dopé. Un dopage in situ du deuxième matériau semi-conducteur 15 peut être effectué lors de la croissance par épitaxie. De cette manière, on définit plus précisément l'étendue des régions semi-conductrices dopées du transistor que si l'on effectuait un dopage par implantation.
Selon une mise en oeuvre particulière de cette croissance par épitaxie, en modifiant les flux gazeux contenant l'espèce dopante lors de la croissance, un dopage graduel est mis en oeuvre. On obtient ainsi un deuxième matériau semi-conducteur 15 avec un gradient de concentration en dopants. On peut ainsi prévoir d'augmenter la concentration en dopants au cours de la croissance de manière à obtenir une région dopée de matériau semi-conducteur 15 dont la concentration augmente au fur et à mesure que l'on s'éloigne de la région 3a semi-conductrice située en regard de la grille.
En variante ou en combinaison, le deuxième matériau semi-conducteur 15 peut être également prévu avec un paramètre de maille différent de celui de la région 3a semi-conductrice et de préférence différent de celui du premier matériau semi-conducteur. Cela permet d'exercer une contrainte dans la région semi-conductrice 3a dans laquelle le canal du premier transistor Ta est destiné à être formé. Par exemple lorsque la région semi-conductrice 3 est en silicium, le deuxième matériau semi-conducteur 15 peut être prévu à base de SixGei-x.
Selon une mise en oeuvre particulière on fait croître un deuxième matériau semi-conducteur 15 à base de SixGei-x avec un gradient de concentration en dopants, et en particulier dont la concentration en Germanium diminue au cours du dépôt de manière à obtenir une région dopée de matériau semi-conducteur 15 dont la concentration en Germanium augmente au fur et à mesure que l'on se rapproche de la région 3a semi-conductrice située en regard de la grille.
Les épitaxies successives de matériaux semi-conducteur 13 et 15 permettent de former des blocs semi-conducteurs 16 dans lesquels des régions de source et de drain du premier transistorTa sont aptes à être formées. Lorsque le premier transistor Ta est de type PMOS avec une région semi-conductrice 3a en silicium, le deuxième matériau semi-conducteur 15 est par exemple du SiGe dopé au Bore (SiGe:B) afin de former des blocs semi-conducteurs 16 dopés et configurés pour contraindre en compression le canal.
On réalise ensuite une autre couche 19 de protection dans laquelle des deuxièmes blocs de protection sont destinés à être formés (figure 2G). Cette couche 19 de protection peut être réalisée par dépôt conforme d'un matériau diélectrique tel que par exemple du nitrure de silicium (SiN).
Puis (figure 2H), on réalise un masque 21 en regard du premier transistor Ta. Ce masque 21 est typiquement en résine photosensible.
Ensuite, on forme des premiers blocs 9b de protection et des deuxièmes blocs 19b de protection sur les flancs latéraux de la deuxième grille 8a par gravure des couches 9 et 19, les premiers blocs 9b étant disposés contre la deuxième grille sacrificielle 6b, tandis que les deuxième blocs 19b sont disposés contre les premiers blocs 9b de protection. L'empilement de blocs 9b, 19b de protection forme des espaceurs. Dans cet exemple de réalisation ces espaceurs peuvent être retirés ultérieurement et seront qualifié de « sacrificiels ».
On effectue ensuite une étape de retrait de portions de la couche semi conductrice 3 superficielle. Les portions retirées sont situées de part d'une région 3b de la couche semi conductrice superficielle disposée en regard de la deuxième grille 6b et qui est prévue pour former une région de canal du deuxième transistor Tb. Ce retrait permet de former des cavités 12b disposées de part et d'autre de la région 3b dans laquelle un canal du deuxième transistor Tb est prévu (Figure 21).
On peut ensuite retirer le masque 21.
Puis, on fait ensuite croître par épitaxie au moins un matériau semi-conducteur 25 dans les cavités 12b. Pendant cette épitaxie, le premier transistor Ta est protégé par la couche 19 de protection (figure 2J).
Le matériau semi-conducteur 25 est différent de celui de la région 3b et peut être dopé et/ou prévu avec un paramètre de maille différent de celui de la région 3b semi-conductrice.
Lorsque le deuxième transistor Tb est de type NMOS avec une région semi-conductrice 3b en silicium, le matériau semi-conducteur 25 est par exemple du SiC dopé au Phosphore noté SiC:P afin de former des blocs semi-conducteurs 26 configurés pour contraindre en tension le canal du deuxième transistor Tb.
Ensuite, on forme des deuxièmes blocs de protection 19a de part et d'autre de la première grille 8a par gravure de la couche 19 de protection, les deuxièmes blocs de protection 19a étant disposés contre les premiers blocs de protection 9a réalisés précédemment (figure 2K). L'empilement de blocs 9b, 19b sur la première grille 6a forme des espaceurs sacrificiels. L'épaisseur d de la couche de protection 19 et la gravure de cette couche de protection 19 peuvent être effectuées de sorte à disposer les deuxièmes blocs de protection 19a en fonction du positionnement d'une interface 17 entre le premier matériau semi-conducteur 13 et le deuxième matériau semi-conducteur 15.
Dans l'exemple de réalisation particulier de la figure 2K on prévoit de former les deuxièmes blocs de protection 19a, de sorte que leur face externe 20 soit alignée ou située dans le prolongement de l'interface 17 entre le premier matériau semi-conducteur 13 et le deuxième matériau semi-conducteur 15. Pour permettre cet alignement, on peut prévoir une épaisseur d de la couche de protection égale à l'épaisseur ei du premier matériau semi-conducteur 13. Dans ce cas, cela permet de créer des régions d'accès au canal du premier transistor Ta sans dépassement ou « overlap ». Plus particulièrement, lorsque le premier matériau semi-conducteur 13 n'est pas dopé, cela permet de ne pas avoir de dopage sous les espaceurs.
On réalise ensuite des espaceurs isolants 33a, 33b de part et d'autre respectivement de la première grille 6a et de la deuxième grille 6b (figure 2L). Les espaceurs isolants 33a, 33b sont prévus de préférence à base d'un matériau apte à résister à une gravure sélective vis-à-vis du ou des matériau(x) des blocs de protection 9a, 9b, 19a, 19b.
Le matériau des espaceurs isolants 33a, 33b peut être exemple à base de S1O2. Des espaceurs isolants 33a, 33b en oxyde ayant une faible constante diélectrique, par exemple de l'ordre de 3 ou 4, peuvent être réalisés afin de limiter les capacités parasites.
Selon un autre exemple de réalisation, on forme des espaceurs isolants 33a, 33b par exemple en SiCBN et en SiCO. Les espaceurs isolants 33a, 33b sont agencés de sorte que leur face interne 34 est située dans le prolongement et alignée avec une interface 17 entre le premier matériau semi-conducteur 13 et le deuxième matériau semi-conducteur 15 (figure 2L).
Ensuite on forme une couche isolante 35 par dépôt conforme sur le premier transistor Ta et le deuxième transistor Tb. La couche isolante 35 peut être une couche d'arrêt de gravure pour contact (CESL pour «Contact Etch Stop Layer ») typiquement à base de nitrure de silicium.
Puis (figure 2M), une autre couche isolante 37 est déposée de sorte à recouvrir les transistors Ta et Tb. Cette autre couche isolante peut être de type PMD (pour « Pre Métal Dielectric ») et par exemple en oxyde de silicium. L'empilement de couches isolantes 35, 37 forme un masquage. On effectue ensuite un retrait partiel de portions des couches isolantes 35, 37 et des masques durs 8a, 8b de manière à dévoiler respectivement la première grille 6a et la deuxième grille 6b. Ce retrait est avantageusement réalisé par planarisation CMP.
Les grilles sacrificielles 6a, 6b sont ensuite retirées. Lorsque les grilles sacrificielles sont en polysilicium, ce retrait peut être effectué par exemple par gravure chimique à l'aide de TMAH (figure 2N). On forme ainsi des ouvertures 38 dans le masquage 35-37.
On retire ensuite les espaceurs sacrificiels formés des blocs de protection 9a, 9b, 19a, 19b, par gravure sélective vis-à-vis des espaceurs isolants 33a, 33b. Lorsque les blocs de protection 9a, 9b, 19a, 19b sont en nitrure de silicium et les espaceurs isolants 33a, 33b en oxyde de silicium, une gravure à l'aide de H3PO4 peut être par exemple réalisée.
Selon un autre exemple de réalisation avec des blocs de protection 9a, 9b, 19a, 19b en nitrure de silicium et des espaceurs isolants 33a, 33b en SiCBN et SiCO, la gravure sélective est réalisée à l'aide d'acide fluorhydrique (figure 20). Le retrait des espaceurs sacrificiels conduit à un élargissement des ouvertures 38 formées dans le masquage 35-37.
Puis, dans les ouvertures 38, on dépose ensuite un diélectrique 45 de grille, par exemple de type high-k tel que du Hf02, puis au moins un matériau 46 de grille, formé par exemple d'un revêtement métallique à base de TiN et d'un matériau métallique de remplissage tel que du W. L'empilement de grille comble ainsi une région située entre les espaceurs isolants 33a, 33b du premier transistor Ta et du deuxième transistor Tb (figure 2P).
On effectue ensuite un retrait d'une portion de cet empilement de grille en particulier dans une zone située au-dessus des espaceurs isolants 33a, 33b. Ce retrait est avantageusement réalisé par planarisation CMP. On forme ainsi des grilles 46a, 46b respectivement pour le premier transistor Ta et pour le deuxième transistor Tb (figure 2Q).
Dans l'exemple de réalisation qui vient d'être donné, les blocs semi-conducteurs 16 formés par une succession d'épitaxie sont destinés à former des régions de source et de drain d'un transistor de type P. On peut également appliquer un tel type de procédé à la réalisation d'un transistor de type N.
De même, l'exemple de réalisation précédemment décrit prévoit de réaliser les régions de source et de drain du transistor de type P avant celles du transistor de type N. Selon une variante de réalisation, on peut également former les blocs semi-conducteurs 26 de part et d'autre du deuxième transistor Tb, avant de réaliser les blocs semi-conducteurs 16 du premier transistor Ta.
En variante de l'un ou l'autre des exemples de réalisation qui viennent d'être donnés, d'autres compositions peuvent être prévues pour les espaceurs isolants 33a, 33b et les blocs de protection 9a, 9b, 19a, 19b. On peut en particulier réaliser les blocs de protection 9a, 9b, 19a, 19b, et les espaceurs isolants 33a, 33b à base d'un même matériau diélectrique tel que par exemple du nitrure de silicium. Dans ce cas, on effectue un retrait des blocs de protection par une gravure au temps. Le positionnement des espaceurs isolants 33a, 33b par rapport aux régions de matériau semi-conducteur 13 et 15 épitaxié risque toutefois d'être moins précis que dans l'exemple de procédé décrit précédemment.
Selon une autre variante de réalisation, on prévoit des régions semi-conductrices de source et de drain sur-élevées pour le premier transistor Ta et/ou le deuxième transistor Tb. Par régions semi-conductrices surélevées on entend des régions qui dépassent de la face supérieure de la couche sur laquelle repose les grilles respectives des transistors.
Un exemple de réalisation d'une telle variante comprend tout d'abord la mise en œuvre d'étapes telles que décrites précédemment en liaison avec les figures 2A-2K.
On revêt ensuite les transistors Ta, Tb d'une couche isolante 59 par exemple à base de nitrure de silicium (SiN).
Puis, on réalise un masque 61, par exemple en résine photosensible sur un des transistors, par exemple sur le deuxième transistor Tb.
Ensuite, par gravure de la couche isolante 59, on forme des blocs isolants 59a sur des flancs latéraux du bloc 6a de grille du premiertransistor Ta, tandis que la couche isolante 59 est préservée sur le deuxième transistor Tb (figure 3A).
On peut ensuite retirer le masque 61.
Puis, afin de réaliser les régions semi-conductrices surélevées on fait croître par épitaxié un matériau semi-conducteur 63 de part et d'autre de la grille 6a du premier transistor Ta. Lors de cette étape, le deuxième transistor Tb est protégé par la couche isolante 59 (figure 3B). Le matériau semi-conducteur 63 peut être semblable au deuxième matériau semi-conducteur 15, par exemple du SiGe dopé au Bore.
On forme ensuite une autre couche isolante 69, par exemple par dépôt conforme d'un matériau diélectrique tel que par exemple du nitrure de silicium (SiN). Puis (figure 3C), on réalise un masque 71, par exemple en résine photosensible en regard du premier transistor Ta.
Ensuite, on forme des blocs isolants 79b sur les flancs latéraux de la deuxième grille 6b par gravure des couches 59 et 69.
On peut ensuite retirer le masquage 71 en regard du premier transistorTa.
Puis, afin de réaliser des régions semi-conductrices surélevées pour le deuxième transistor Tb on fait croître par épitaxie du matériau semi-conducteur 82 de part et d'autre de la grille 6a du premier transistor Ta, le deuxième transistor Tb étant protégé par la couche isolante 59 (figure 3D).
Le matériau semi-conducteur 82 peut être semblable au matériau semi-conducteur 25, par exemple du SiC.
Ensuite, on forme des deuxièmes bloc isolants 69a de part et d'autre de la première grille 8a par gravure de la couche 69, les deuxièmes blocs isolants 69a étant disposés contre les premiers blocs isolants 59a réalisés précédemment (figure 3E).
On peut ensuite effectuer des étapes de procédé telles que décrites précédemment en liaison avec les figures 2M-2Q visant à remplacer grilles 6a, 6b des transistors Ta, Tb par d'autres grilles, en mettant en œuvre une méthode lors de laquelle on forme un masquage avec des ouvertures dévoilant les grilles 6a, 6b, puis un retrait des grilles 6a, 6b de sorte à vider les ouvertures du masquage. Puis, dans ces ouvertures, un empilement de grille est réalisé afin de former des grilles de remplacement.
Dans certains cas, on peut souhaiter avoir un dépassement (overlap) d'une zone semi-conductrice dopée et/ou de matériau de contrainte sous la grille du transistor.
Une variante de réalisation de l'exemple de procédé décrit précédemment et dans laquelle on met en œuvre un tel dépassement est illustrée sur les figures 4A-4C.
Pour cette variante, après l'étape décrite en liaison avec la figure 2K lors de laquelle on réalise des espaceurs sacrificiels 9a-19a, 9b-19b de part et d'autres des grilles 6a, 6b des transistors Ta, Tb, on forme des blocs de protection supplémentaires 119 contre ces espaceurs sacrificiels. Les blocs de protection supplémentaires sont réalisés de préférence en un même matériau que les blocs de protection 9a, 9b, 19a, 19b formant les espaceurs sacrificiels, par exemple du nitrure de silicium. De l'épaisseur Δ que l'on choisit pour cette couche dépend le dépassement que l'on peut obtenir par la suite.
On effectue ensuite des étapes telles que décrites précédemment en liaison avec les figures 2L, 2M, lors desquelles on forme les espaceurs isolants 33a, 33b, puis un masquage par dépôt et planarisation des couches isolantes 35 et 37.
Sur la figure 4A, le dispositif en cours de réalisation est représenté une fois la première grille 6a et la deuxième grille 6b sacrificielles retirées.
On effectue ensuite un retrait des espaceurs sacrificiels formés des blocs de protection 9a, 9b, 19a, 19b, ainsi que des blocs de protection supplémentaires 119 (figure 4B). Le retrait est avantageusement réalisé par gravure sélective vis-à-vis des espaceurs isolants 33a, 33b. Une gravure à l'aide de H3PO4 est réalisé lorsque les blocs de protection 9a, 9b, 19a, 19b, 119 sont en nitrure de silicium et que les espaceurs isolants 33a, 33b en oxyde de silicium.
Puis, on remplace les grilles sacrificielles par un empilement de diélectrique 45 et de matériau 46 de grille que l'on forme entre les espaceurs isolants 33a 33b afin de former une grille 46a de remplacement (figure 4C).
On obtient ainsi un désalignement maîtrisé entre d'une part l'interface 17 (surface de séparation entre le premier matériau semi-conducteur 13 et le second matériau semi-conducteur 15) et d'autre part une face externe 34 d'espaceurs isolants 33a disposés contre la grille 46a.
Une autre variante de réalisation de l'exemple de procédé décrit précédemment en liaison avec les figures 2L-2Q, va à présent être donnée en lien avec les figures 5A-5D. Elle concerne une autre manière de réaliser les espaceurs isolants.
Pour cette variante, une fois que l'on a formé les blocs semi-conducteurs 16, 26 de source et de drain du premier Ta et du deuxième transistor Tb par exemple à l'aide d'un procédé tel que décrit en liaison avec les figures 2A-2K, on forme directement le masquage 35-37 sur les transistors Ta, Tb. Pour cela, on dépose la couche isolante 35 par dépôt conforme par exemple de nitrure de silicium, puis on dépose l'autre couche isolante 37 par exemple en oxyde de silicium. L'empilement de couches isolantes 35, 37 forme un masquage.
On effectue ensuite un retrait par planarisation CMP de portions des couches isolantes 35, 37 et des masques durs 8a, 8b de manière à dévoiler respectivement la première grille 6a et la deuxième grille 6b. Des blocs 35a de la couche isolante sont alors conservés contre les flancs latéraux des grilles sacrificielles 6a, 6b.
Les grilles sacrificielles 6a, 6b sont ensuite retirées, des ouvertures 38 étant ainsi réalisées dans le masquage 35-37 (figure 5B).
On supprime ensuite les blocs de protection 9a, 9b, 19a, 19b, par gravure sélective vis-à-vis de la couche isolante 35 du masquage (figure 5C).
Puis, dans les ouvertures 38, on forme un empilement de diélectrique de grille et de matériau de grille de sorte à former des grilles 46a, 46b respectivement pour le premier transistor Ta et le deuxième transistor Tb (figure 5D).
Un autre exemple de procédé est donné sur les figures 6A-6F.
Le transistor réalisé ici a des régions de source et de drain asymétriques et peut être par exemple un transistor à effet tunnel ou TFET (pour "Tunnel Field-Effect Transistor ») dont les régions de source et drain sont dopées selon des dopages opposés respectivement N et P ou P et N.
Le substrat de départ de ce procédé peut être semblable à celui utilisé dans l'un ou l'autre des exemples décrits précédemment.
Après avoir formé une grille 6a (par exemple en polysilicum) pour un transistor Ta et recouvert celui-ci d'une couche de protection 9 (par exemple en nitrure de silicium), on forme un masque 121 recouvrant partiellement le transistor Ta (figure 6A).
Le masque 121 (par exemple en résine photosensible) est disposé, en regard d'une première portion 103' de la couche semi-conductrice 3 attenante à une région 3a dans laquelle le canal du transistorTa est prévu. Le masque 121 ne s'étend pas en regard d'une deuxième portion 103" de la couche semi-conductrice 3 également contiguë à la région 3a de canal du transistorTa. La première portion 103' et la deuxième portion 103” sont disposées de part et d'autre de la région 3a de canal.
On grave ensuite la couche de protection 9, de sorte à retirer cette couche 9 en regard de la deuxième portion 103" et à conserver un premier bloc de protection 9a contre un flanc latéral de la grille 6a.
Puis, un retrait du masque 121 est effectué.
On réalise ensuite une première cavité 12a dans la deuxième portion 103" de la couche semi-conductrice 3 ainsi dévoilée (figure 6B). Cette première cavité 12a est dotée d'une paroi 14 verticale contiguë à la région 3a et qui est disposée dans le prolongement d'une face externe du premier bloc de protection 9a formé contre un premier flanc latéral de la grille 6a.
On réalise ensuite une croissance par épitaxie d'un premier matériau semi-conducteur 113 dans la cavité 12a. Le premier matériau semi-conducteur 113 peut être identique à celui de la région semi-conductrice 3a disposée en regard de la grille 6a, par exemple en silicium. De préférence, le premier matériau semi-conducteur 113 est non dopé ou faiblement dopé. L'épaisseur ei formée de premier matériau semi-conducteur 113 est maîtrisée précisément lors de cette étape d'épitaxie.
On effectue ensuite une croissance par épitaxie d'un deuxième matériau semi-conducteur 115 sur le premier matériau semi-conducteur 113 (figure 6C).
Le deuxième matériau 115 est prévu avec un dopage différent de celui du premier matériau semi-conducteur 113 et/ou un paramètre de maille différent de celui du premier matériau semi-conducteur 113. Le deuxième matériau semi-conducteur 115 peut être dopé N et par exemple en SiC dopé au phosphore en particulier lorsque la couche superficielle 3 dans laquelle on prévoit le canal est en silicium.
On réalise ainsi un bloc semi-conducteur 116 dopé N dans lequel une région de source ou de drain du transistor est apte à être formée et dont le positionnement par rapport à la grille est maîtrisé.
On forme ensuite une autre couche 19 de protection dans laquelle des deuxièmes blocs de protection sont destinés à être formés. Cette couche 19 de protection (par exemple en nitrure de silicium) est réalisée par dépôt de sorte à recouvrir le bloc semi-conducteur 16, la grille 6a et la première portion 103' de la couche semi-conductrice 3.
Puis (figure 6D), on réalise un autre masque 141 recouvrant partiellement le premier transistor Ta. Ce masque 141 est par exemple en résine photosensible et est disposé sur une portion de la grille 6a et du bloc semi-conducteur 16. Le masque 141 est agencé de sorte qu'il ne s'étend pas en regard de la première portion 103' de la couche semi-conductrice 3 et d'une autre portion de la grille 6a.
On effectue ensuite une étape de retrait de portion des couches 9,19 de manière à réaliser un espaceur formé d'un empilement de blocs de protection 9a, 19 contre un deuxième flanc latéral de la grille 6a, opposé au premier flanc.
Puis, un retrait du masquage 141 est effectué.
On réalise ensuite par gravure une deuxième cavité 120 dans la première portion 103'' de la couche semi-conductrice 3 ainsi dévoilée, tandis que le bloc semi-conducteur 116 est protégé par la couche de protection 19 (figure 6E). Cette deuxième cavité 12a est dotée d'une paroi 124 verticale attenante à la région 3a et qui est alignée avec un espaceur formé d'un empilement de blocs de protection 9a, 19a, gravés respectivement dans les couches 9 et 19 de protection.
Cette deuxième cavité 120 est ensuite remplie d'un matériau semi-conducteur 125 que l'on forme par croissance par épitaxie. Le matériau 125 est prévu avec un dopage opposé à celui du deuxième matériau semi-conducteur 115. Le matériau 125 peut être dopé P et par exemple en SiGe dopé au Bore (figure 6F). La cavité 120 remplie de matériau semi-conducteur 125 forme un bloc semi-conducteur 126 dans lequel une région de drain ou de source du transistor est apte à être réalisé.
On peut ainsi former une jonction de type N d'un côté de la grille 6a et une jonction de type P de l'autre côté.
Selon une mise en œuvre particulière, on peut choisir de dyssimétriser les régions d'accès au canal, par exemple en prévoyant de former un premier matériau semi-conducteur 113 dopé lors de l'épitaxie ou bien avec un paramètre de maille différent de celui de la région semi-conductrice 3a de canal. L'un ou l'autre des procédés qui viennent d'être décrits s'appliquent par exemple à la réalisation de transistors de type FDSOI (FDSOI pour « Fully Depleted Silicon On Insulator »), technologie mise en œuvre sur un substrat de type semi-conducteur sur isolante dans laquelle la couche isolante du substrat a une composition et une épaisseur prévues pour permettre un couplage électrostatique entre la couche de support et une région de canal des transistors formés dans la couche superficielle. L'un ou l'autre des procédés qui viennent d'être décrits s'appliquent également à d'autres types de substrats et dans lesquels la couche semi-conductrice superficielle accueillant la région de canal des transistors est en un autre matériau semi-conducteur que le silicium, par exemple du Ge, ou du SiGe, ou un matériau lll-V.

Claims (18)

  1. REVENDICATIONS
    1. Procédé de réalisation d'un dispositif microélectronique à un ou plusieurs transistor(s) comprenant des étapes de : a) formation d'au moins une première grille (6a) sur une région donnée (3a) d'une couche semi-conductrice (3) dans laquelle un canal d'un premier transistor (Ta) est apte à être réalisé, b) formation d'au moins une première cavité (12a) dans la couche semi-conductrice (3), la première cavité ayant une paroi (14) contiguë à la région donnée (3a), c) remplissage de la première cavité (12a) de sorte à former un premier bloc semi-conducteur (16) dans lequel une région de source ou de drain du premier transistor (Ta) est apte à être réalisée, la formation du premier bloc semi-conducteur (16) comprenant des étapes de : - croissance par épitaxie d'un premier matériau semi-conducteur (13) dans la première cavité (12a), la croissance étant effectuée de sorte qu'une première zone d'épaisseur (ei) prédéterminée de la couche de premier matériau semi-conducteur tapisse la paroi (14) contiguë à la région donnée (3a), - croissance par épitaxie d'une deuxième zone en un deuxième matériau semi-conducteur (15) sur la première zone, le deuxième matériau ayant un dopage différent de celui du premier matériau semi-conducteur (13) et/ou ayant un paramètre de maille différent de celui du premier matériau semi-conducteur.
  2. 2. Procédé selon la revendication 1, comprenant en outre après l'étape c) de formation du premier bloc semi-conducteur (16), des étapes de : - dépôt d'une couche (19) de protection sur le premier transistor (Ta), - gravure de cette couche de protection (19) de manière à former des blocs de protection (19a) de part et d'autre de la première grille (6a), les blocs de protection (19a) étant agencés en fonction du positionnement d'une interface (17) entre la première zone de premier matériau semi-conducteur (13) et la deuxième zone de deuxième matériau semi-conducteur (15).
  3. 3. Procédé selon la revendication 2, dans lequel l'épaisseur de la couche de protection (19) et la gravure de cette couche de protection (19) sont prévues de sorte qu'une face externe (20) des blocs de protection (19a) est alignée avec ladite interface (17).
  4. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la première grille (6a) formée à l'étape a) est une grille sacrificielle et dans lequel après l'étape c) on réalise des blocs de protection (6a-19a) contre des flancs latéraux de la première grille (6a), le procédé comprenant en outre, après réalisation des blocs de protection, des étapes de : - formation d'espaceurs isolants (33a, 35a) de part et d'autre des blocs de protection, - retrait de la première grille (6a), - retrait des blocs de protection (6a-19a), - formation d'une grille (46) de remplacement entre les espaceurs isolants (33a, 35a).
  5. 5. Procédé selon la revendication 4, dans lequel après réalisation des blocs de protection, et préalablement à la formation d'espaceurs isolants le procédé comprend en outre, des étapes de : - formation de blocs de protection supplémentaires (119) contre les blocs de protection, les espaceurs isolants étant formés ensuite contre les blocs de protection supplémentaires (119), - retrait de la première grille (6a), - retrait des blocs de protection et des blocs de protection supplémentaires, - formation d'une grille (46a) de remplacement entre les espaceurs isolants.
  6. 6. Procédé selon l'une des revendications 4 ou 5, dans lequel le retrait de la première grille (6a) comprend des étapes consistant à : - former un masquage (35-37) recouvrant le premier transistor (Ta), - effectuer une planarisation du masquage (35-37) de sorte à dévoiler la première grille (6a), - graver la première grille (6a) de sorte à former une ouverture (38) dans le masquage.
  7. 7. Procédé selon la revendication 6, dans lequel à l'étape b) le retrait de la première grille (6a) conduit à former une ouverture (38) dans le masquage (35-37), et dans lequel le retrait des blocs de protection conduit à un élargissement de l'ouverture, la formation de la grille de remplacement (46a) comprenant des étapes de : - dépôt d'un empilement de grille (45, 46) dans l'ouverture (38) puis, - planarisation de l'empilement de grille.
  8. 8. Procédé selon l'une des revendications 6 ou 7, dans lequel le masquage (35-37) sur le premier transistor (Ta) comporte une couche isolante (35) et dans lequel lors de la planarisation du masquage (35-37) de sorte à dévoiler la première grille (6a), des blocs (35a) de cette couche isolante (35) sont conservés de part et d'autre de la première grille (6a) de manière à former lesdits espaceurs isolants contre les blocs de protection.
  9. 9. Procédé selon l'une des revendications 1 à 8, comprenant en outre après l'étape c), des étapes de : - formation de zones isolantes (59a, 59a) de part et d'autre de la première grille (6a), - croissance de matériau semi-conducteur (63) sur le premier bloc semi-conducteur (16) de sorte à former une région semi-conductrice de source ou de drain surélevée.
  10. 10. Procédé selon l'une des revendications 1 à 9, dans lequel à l'étape b) la première cavité (12a) est réalisée par gravure d'une première portion (103'') de la couche semi-conductrice (3) attenante à ladite région donnée (3a) dans laquelle le canal du premier transistor (Ta) est apte à être formé, tandis qu'une deuxième portion (103') de la couche semi-conductrice (3) également attenante à ladite région donnée (3a) de canal du transistor est protégée et n'est pas gravée, la première portion (103'') et la deuxième portion (103') étant disposées de part et d'autre de la région donnée (3a), le procédé comprenant en outre, après l'étape c) des étapes de : - formation d'une deuxième cavité (120a) par gravure de la deuxième portion (103'), la deuxième cavité ayant une paroi (124) contiguë à la région donnée (3a) puis, - remplissage de la deuxième cavité (120a) par un matériau semi-conducteur (115) de sorte à former un deuxième bloc semi-conducteur (116) dans lequel une région de drain ou de source est apte à être formée.
  11. 11. Procédé selon la revendication 10, dans lequel lors de l'étape b), la deuxième portion (103') est protégée par une première couche de protection tandis qu'un bloc de protection réalisé dans la première couche sacrificielle est agencé contre un flanc latéral de la première grille situé du côté de la première portion, le procédé comprenant en outre après l'étape c) et préalablement à la formation de la deuxième cavité, des étapes de - dépôt d'une deuxième couche de protection, -gravure de la deuxième couche de protection de sorte à réaliser un autre bloc de protection formé d'un empilement de la première couche de protection et de la deuxième couche de protection contre un flanc latéral de la première grille situé du côté de la deuxième portion, ladite paroi contiguë est située dans le prolongement de l'autre bloc de protection.
  12. 12. Procédé selon l'une des revendications 1 à 11, dans lequel le premier matériau semi-conducteur (13) de la première zone est non-dopé ou présente un dopage moins important que celui du deuxième matériau semi-conducteur (15).
  13. 13. Procédé selon l'une des revendications 1 à 12, dans lequel la première zone et la région donnée (3a) dans laquelle un canal de transistor est apte à être formé sont à base d'un même matériau semi-conducteur.
  14. 14. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 13, dans lequel la deuxième zone semi-conductrice est formée par croissance par épitaxie du deuxième matériau semi-conducteur (15) de sorte que le deuxième matériau semi-conducteur (15) comporte un gradient de concentration en dopants et/ou de concentration en germanium.
  15. 15. Procédé selon l'une des revendications 1 à 14, dans lequel le premier transistor est un transistor d'un premier type, une deuxième grille (6b) d'un deuxième transistor (Tb) d'un deuxième type étant formée à l'étape a) sur la couche semi-conductrice (3) et dans lequel lors de la réalisation de la première cavité (12a) le deuxième transistor (Tb) est protégé par un premier masque (11), le procédé comprenant après l'étape c) des étapes de : - retrait du premier masque (11), - formation d'un deuxième masque (21) sur le premier transistor (Ta), - formation d'autres cavités (12b) dans la couche semi-conductrice (3), autour d'une autre région (3b) de la couche semi-conductrice (3) sur laquelle repose la deuxième grille (6b) et dans laquelle un canal du deuxième transistor (Tb) est apte à être réalisé, - formation de blocs semi-conducteurs (26) dans les autres cavités (12b) et dans lesquels des régions de source et de drain du deuxième transistor sont aptes à être réalisés.
  16. 16. Dispositif microélectronique à un ou plusieurs transistor(s) comprenant : au moins un premier transistor (Ta) muni d'une grille (6a) sur une région donnée (3a) d'une couche semi-conductrice (3) dans laquelle un canal d'un premier transistor (Ta) est apte à être formé, - un premier bloc semi-conducteur (16) dans lequel une région de source ou de drain du premier transistor est apte à être réalisée s'étendant dans une première cavité formée dans la couche semi-conductrice, le premier bloc semi-conducteur comprenant une première zone de premier matériau semi-conducteur (13), la première zone tapissant une paroi contiguë à la région donnée dans laquelle un canal d'un premier transistor (Ta) est apte à être formé, la première zone étant recouverte d'une deuxième zone en un deuxième matériau semi-conducteur (15), ledit deuxième matériau étant un semi-conducteur ayant un dopage différent de celui du premier matériau semi-conducteur et/ou ayant un paramètre de maille différent de celui du premier matériau semi-conducteur, - des espaceurs isolants de part et d'autre de la grille (6a), au moins un premier espaceur isolant étant agencé par rapport au premier bloc semi-conducteur de sorte qu'une face interne de ce premier espaceur isolant est alignée avec une interface entre le premier matériau semi-conducteur et le deuxième matériau semi-conducteur.
  17. 17. Dispositif selon la revendication 16, comprenant au moins un deuxième transistor muni d'une deuxième grille (6b) sur une région (3b) de la couche semi-conductrice (3) dans laquelle un canal du deuxième transistor (Tb) est apte à être formé, des blocs semi-conducteurs de source ou de drain du deuxième transistor s'étendant dans des deuxièmes cavités formée dans la couche semi-conductrice, les blocs semi-conducteurs de source et de drain du deuxième transistor ayant une composition différente de celle du premier bloc semi-conducteur.
  18. 18. Dispositif selon l'une des revendications 16 ou 17, dans lequel le premier transistor comporte au moins un deuxième bloc semi-conducteur de drain ou de source, s'étendant dans une deuxième cavité formée dans la couche semi-conductrice, ladite deuxième cavité étant remplie d'un matériau semi-conducteur dopé ou ayant un paramètre de maille différent de celui de la région donnée de la couche semi-conductrice (3) dans laquelle le canal du premier transistor (Ta) est apte à être formé.
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