FR3034902A1 - Procede d’affichage d’images sur un ecran matriciel - Google Patents

Abstract

L'invention concerne un procédé d'affichage d'images sur un écran à matrice (10) active, i représentant une ligne courante. Chaque pixel comprend une mémoire et un composant d'affichage. Le procédé consiste à contrôler la luminosité de chacun des pixels au moyen d'un mot binaire comprenant plusieurs bits (LSB...MSB) écrits successivement dans la mémoire et en commandant le composant d'affichage en fonction d'un état du bit écrit dans la mémoire, les bits de chaque mot binaire étant rangés suivant leur poids de j=1 à j=P. On enchaine les écritures suivantes : • à partir d'une ligne courante i, écrire sur les lignes i+2j, de j=1 à j=P, le bit de poids j de chaque mot binaire associé aux différents pixels des lignes i+2j ; • répéter 2P-1 fois les écritures mentionnées plus haut en décalant la ligne courante i d'un rang à chaque répétition ; i étant déterminé modulo 2P-1 de façon à être compris entre 1 et 2P-1.

Description

1 PROCEDE D'AFFICHAGE D'IMAGES SUR UN ECRAN MATRICIEL L'invention concerne un procédé d'affichage d'images sur un écran à matrice active. Ce type d'écran s'est largement développé ces dernières années notamment pour des écrans de type à cristaux liquides connus par leur abréviation anglo-saxonne : LCD. Plus récemment d'autres types d'écrans mettant en oeuvre des diodes électroluminescentes ont été développés, notamment utilisant des diodes organiques ou des micro diodes, connus par leur abréviation anglo-saxonne : OLED, respectivement pLED. Chacun des pixels d'un écran à matrice active contient au moins un transistor qui fait office d'interrupteur connecté à un composant de io mémorisation lequel permet de stocker un signal utile pendant la durée d'une trame. Dans le cas d'un écran à cristaux liquides, ces deux éléments suffisent pour exciter le cristal. Dans le cas d'un écran à diodes, chaque pixel contient un second transistor qui permet de piloter l'alimentation de la diode électroluminescente en fonction du signal utile stocké dans le composant de 1.5 mémorisation. Il est connu de piloter l'affichage de façon analogique. Plus précisément, une fois par trame, chaque pixel reçoit, par l'intermédiaire de son transistor, une tension représentative de la luminosité que le pixel doit 20 afficher. Cette tension est stockée dans le composant de mémorisation, par exemple un condensateur. Pour un pixel LCD, la tension est directement appliquée aux électrodes entourant le cristal liquide. Pour un pixel à diode, la tension est appliquée au second transistor configuré en suiveur pour alimenter la diode proportionnellement à la tension mémorisée. 25 Le pilotage analogique présente plusieurs inconvénients : Des fuites de tension au niveau du condensateur peuvent se produire pendant la durée de trame. Cela se traduit par un phénomène de scintillement (connu dans la littérature anglo-saxonne sous le nom de « flickering ») qui est amplifié sous influence de la température pendant la 30 durée de la trame. En amont du premier transistor, les tensions transitent par des conducteurs de la matrice, généralement des conducteurs de colonne. Lors de l'adressage d'une ligne de pixel, les variations de tension intervenant sur les conducteurs de colonne peuvent perturber les pixels des autres lignes 3034902 2 non adressées, par couplage capacitif entre les conducteurs de colonne et les condensateurs de stockage non adressés. Cela se traduit par des artéfacts dans l'image affichée. Dans le cas d'un écran à diodes, les diodes électroluminescentes 5 peuvent requérir une tension de polarisation élevée. L'ensemble du pixel doit être compatible avec cette tension. La tension stockée dans le condensateur doit alors être égale à la tension de polarisation de la diode à laquelle on ajoute la tension grille-source du second transistor. Les technologies CMOS actuelles étant limitées à environ 5V, la tension appliquée à la diode io électroluminescente est alors plafonnée à moins de 4V, ce qui peut représenter une limitation des performances atteignables au niveau de la luminosité de l'écran. Toujours dans le cas d'un écran à diodes, les transistors suiveurs d'alimentation des diodes peuvent avoir des caractéristiques non uniformes 15 ce qui provoque un phénomène de bruit spatial dans l'affichage, car pour une même tension de commande pour des pixels distincts, la polarisation de la diode peut alors varier d'un pixel à l'autre. De plus, le transistor suiveur travaille en régime saturé et il doit absorber une différence de tension inversement proportionnelle à 20 l'éclairement de la diode électroluminescente. La puissance dissipée dans ce transistor entraine un échauffement important, ce qui peut poser des problèmes de dissipation thermique, notamment lorsque ce transistor est implanté dans une couche interne de l'écran. 25 Il est également connu de piloter l'affichage de façon digital. Ce type de pilotage a été notamment mis en oeuvre pour les écrans à diodes électroluminescentes et aussi pour des écrans à base de micro-miroirs pour projecteurs mettant en oeuvre des composants connus dans la littérature anglo-saxonne sous le nom de DLP pour l'abréviation de « Digital Light 30 Processing ». Pour les pixels à diodes, les composants de chacun des pixels sont agencés de la même manière que pour un pixel à diode piloté de façon analogique. On retrouve un premier transistor permettant de stocker une information dans un condensateur et un second transistor pilotant l'allumage de la diode en fonction de l'information stockée dans le condensateur. A la 35 différence du pilotage analogique, le pilotage des diodes de chacun des 3034902 3 pixels est assuré, pour le pilotage digital, en tout ou rien c'est-à-dire, la diode est soit connectée à sa tension maximum, donc allumée, soit déconnectée, donc éteinte. Le contrôle de la luminosité de la diode est réalisé par la modulation de la largeur de l'impulsion appliquée entre ses bornes. La 5 perception visuelle, à cause de l'inertie de l'oeil, est la moyenne de la somme de toutes les durées d'allumage de la diode. La commande est binaire. Elle applique deux niveaux possibles de tension sur la grille du second transistor, lequel travaille en mode interrupteur. L'amplitude entre ces deux niveaux doit être suffisante pour io bloquer ou non le second transistor, ce qui peut être réalisé avec des valeurs de tension relativement faibles. Le pilotage digital présente plusieurs avantages par rapport au contrôle analogique : - Réduction de la dissipation sur le second transistor qui 15 fonctionne en mode interrupteur. La tension entre son drain et sa source est très faible lorsqu'il est passant. - Tension de commande binaire et de faible amplitude. - Immunité aux différents couplages et fuites, car les pixels fonctionnent en mode binaire. 20 - Pas d'impact des dispersions des caractéristiques des composants du pixel du fait de leur utilisation en tout ou rien. - Pas de limitation de luminosité liée à la tension présente aux bornes du condensateur, puisque le second transistor ne travaille pas en mode saturé mais en mode interrupteur.. 25 L'inconvénient principal du pilotage digital est la fréquence élevée de fonctionnement de la matrice. En effet, pour moduler la largeur d'impulsion sur la diode électroluminescente de chaque pixel, il faut adresser chaque pixel et donc chaque ligne plusieurs fois par trame. 30 Cet inconvénient apparait notamment avec un procédé de pilotage de modulation de code binaire bien connu dans la littérature anglo-saxonne sous l'acronyme BCM pour « Binary Code Modulation » Ce procédé est également connu sous le nom de « Time Gray Scale Method ». 3034 902 4 Dans cette famille de procédé de pilotage, la luminosité d'un pixel est codée sous forme d'un mot binaire. Chaque bit du mot binaire pilote la diode pendant une durée proportionnelle au poids du bit. La diode électroluminescente est pilotée pendant un temps 5 proportionnel au poids du bit de la valeur à afficher. Par exemple, le bit de poids fort (MSB) pilote la diode la moitié de la durée de la trame (par exemple 10ms pour une fréquence de 50 images/seconde). Le bit suivant (MSB-1) représente le quart de cette durée, et ainsi de suite jusqu'au bit de poids faible (LSB). Par Convention, la diode est allumée lorsque la valeur io d'un bit est 1 et est éteinte lorsque la valeur d'un bit est 0. La convention inverse et bien entendue possible. Par exemple, si la luminosité d'un pixel est codée sur 8 bits, une valeur du mot binaire de 01010101 (=85) donnera une luminosité du pixel dans un rapport de 85/256 par rapport au maximum de luminosité du pixel. 15 Pour un tel pilotage, il est nécessaire d'accéder au pixel 8 fois par trame, définissant ainsi 8 sous trames. Pendant l'écriture séquentielle de la matrice il est souvent nécessaire d'éteindre les diodes électroluminescentes afin de permettre l'adressage complet de la matrice et de respecter la proportion entre les différentes durées des sous-trames. Cette durée 20 d'extinction peut être estimée à la durée de pilotage du bit de poids faible. La réduction de la luminosité vaut P/2P, avec P égal au nombre de bits de luminosité. La perte est par exemple, de l'ordre de 3% pour P=8 et 1% pour P=10 bits. Ces pertes de luminosité peuvent être parfois acceptables, mais les fréquences de fonctionnement nécessaires peuvent être prohibitives pour 25 des matrices de grande dimension. Pour un adressage rapide, par exemple basé sur la durée du bit de poids faible, la fréquence Fume à laquelle on doit adresser chaque ligne de la matrice est égal à: Fligne = fps * Nligne * 2P 30 fps définissant le nombre d'images par seconde et Nligne le nombre de lignes de la matrice. La fréquence Fox à laquelle on doit écrire dans chacun des pixels d'une ligne est la fréquence Fligne multipliée par le nombre de pixels par ligne qui correspond au nombre de colonnes Nco, de la matrice : 35 Fox = Fligne * Ncol 3034 902 5 Pour un format de matrice de 640 colonnes par 480 lignes, format connu sous l'appellation VGA, pour un codage de la luminosité sur 10 bits, la fréquence Fox est alors supérieure à 15GHz et pour un format de 1920 colonnes par 1200 lignes, format connu sous l'appellation WUXGA, toujours 5 pour un codage sur 10 bits, la fréquence Fox est alors 118GHz. Ces fréquences sont en pratique difficilement atteignable par des technologies à bas coût. Elles impliquent également des consommations importantes. Il serait possible de paralléliser les entrées afin de réduire les fréquences en jeu, mais ce serait en détriment de la simplicité et du nombre io d'entrées supplémentaires à mettre en oeuvre. En admettant une perte de luminosité, il est possible d'augmenter la durée d'écriture. Par exemple, pour une luminosité codée sur 10 bits, avec une réduction de luminosité de 10%, les fréquences en jeu seraient réduites d'un facteur 10. Même avec cette concession sur la luminosité maximum de 15 l'écran, les fréquences pour des grands formats restent encore très élevées. L'invention vise à pallier tout ou partie des problèmes cités plus haut en proposant un procédé de pilotage digital permettant de réduire la fréquence d'adressage des pixels. 20 A cet effet, l'invention a pour objet un procédé d'affichage d'image sur un écran matriciel p comprenant plusieurs lignes de pixels, les lignes étant ordonnées de i=1 à i=N, i représentant une ligne courante et N le nombre de lignes, chaque pixel comprenant un composant d'affichage et une 25 mémoire, l'écran matriciel comprenant des moyens d'adressage de chacune des lignes et des moyens de transfert de données vers la mémoire de chacun des pixels, le procédé consistant à contrôler la luminosité de chacun des pixels de 30 l'écran matriciel au moyen d'un mot binaire comprenant plusieurs bits écrits successivement au travers des moyens de transfert de données, dans la mémoire et en commandant le composant d'affichage en fonction d'un état du bit écrit dans la mémoire, les bits de chaque mot binaire étant rangés suivant leur poids de j=1 à j=P, 3034902 6 le procédé étant caractérisé en ce qu'il consiste à enchainer les écritures suivantes pendant la durée (Ttrame) d'une trame d'image : - à partir d'une ligne courante i, écrire sur les lignes i+2l, de j=1 à j=P, le bit de poids j de chaque mot binaire associé aux différents pixels des 5 lignes i-i-2l ; - répéter 2P-1 fois les écritures mentionnées plus haut en décalant la ligne courante i d'un rang à chaque répétition ; le rang i d'une ligne étant déterminé modulo 2P-1 de façon à être compris entre 1 et 2P-1.

Pour chaque ligne courante i, les écritures réalisées sur les lignes i+21 occupent une période Th Avantageusement, les 2P-1 périodes Ti ont des durées égales.

Avantageusement, la durée d'une période Ti est égale à la durée d'une trame d'image divisée par 2P-1. Dans un mode de réalisation particulier de la matrice, chacun des pixels comprend en outre un interrupteur permettant de commander le composant d'affichage en fonction d'un état du bit écrit dans la mémoire. Pour chacun des pixels, l'interrupteur est actionné pour piloter le composant d'affichage en fonction du bit écrit dans la mémoire pendant une durée s'étendant entre deux écritures successives.

Dans un autre mode de réalisation particulier de la matrice, le procédé peut consister en outre, pour chacun des pixels, à activer le composant d'affichage après écriture dans la mémoire correspondante. Les écritures sur les lignes i-i-2l réalisées à partir de la ligne courante i sont réalisées durant une période. Le composant d'affichage est activé pendant une durée s'étendant depuis la fin de la période pendant laquelle le bit de luminosité a été écrit jusqu'à la fin de la période suivante pendant laquelle une nouvelle écriture est effectuée dans le pixel concerné. Dans cet autre mode de réalisation, la mémoire de chaque pixel 35 est appelée première mémoire. Chaque pixel comprend avantageusement 3034902 7 une seconde mémoire binaire permettant de faire transiter le bit écrit dans la première mémoire vers le composant d'affichage pour l'activer. Les moyens d'adressage pilotent la première mémoire au moyen d'un premier signal permettant l'écriture et pilotent la seconde mémoire au moyen d'un second 5 signal distinct du premier signal et permettant l'activation du composant d'affichage. Si la luminosité est exprimée en un nombre de R bits utiles et que le nombre de lignes N est supérieur à 2R-1 alors on peut ajouter au mot io binaire un nombre T de bits dont les valeurs sont égales à zéro, correspondant à une extinction des composants d'affichage de façon à ce que N soit inférieur ou égal à 2P-1 avec P = R+T. Alternativement, si la luminosité est exprimée en un nombre de S 15 bits utiles et que le nombre de lignes N est supérieur à 2s-1, on divise la matrice en zones pilotées séparément, chacune des zones ayant un nombre de ligne inférieur ou égal à Si la matrice comprend un nombre de lignes utiles U inférieur à 2P- 20 1 alors la répartition des écritures est configurés pour enchainer les écritures sur N lignes avec N = 2P-1 dont U lignes utiles et V lignes virtuelles avec U+V = N. Pour les lignes virtuelles le mot binaire ne contient que des bits de valeur correspondant à une extinction du composant d'affichage.

25 Pour chaque ligne courante i donnée, les écritures sur les lignes 421, de j=1 à j=P des différents bits sont avantageusement ordonnées de façon à minimiser une erreur sur une durée souhaitée séparant deux écritures successives d'un même pixel.

30 Pour chaque ligne courante i donnée, les écritures sur les lignes 421, de j=1 à j=P des différents bits peuvent être réalisées pendant une durée inférieure à la durée d'une période égale à la durée d'une trame divisée par le nombre de lignes écrites.

3034 902 8 L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description détaillée d'un mode de réalisation donné à titre d'exemple, description illustrée par le dessin joint dans lequel : la figure 1 représente schématiquement un écran matriciel 5 destiner à fonctionner avec un procédé conforme à l'invention ; les figures 2a, 2b et 2c représentent trois exemples de schémas de pixels pouvant être implantés dans l'écran matriciel de la figure 1 ; la figure 3 illustre une étape d'écriture de données de luminosité dans les pixels de l'écran de la figure 1 ; io les figures 4a à 4p représentent un enchainement de périodes d'écriture dans des mémoires des pixels de la matrice ; les figures 5, 6 et 7 représentent des exemples de registres permettant de piloter la matrice ; les figures 8a et 8b représentent sous forme de chronogramme un is premier mode d'enchainement des périodes d'écriture décrites précédemment ; les figures 9 et 10 représentent des variantes du chronogramme des figures 8a et 8b; les figures lla et llb représentent deux variantes de schéma de 20 pixels pouvant être implantés dans l'écran matriciel de la figure 1 ; la figure 12 représente une variante de chronogramme adaptée aux pixels des figures 11a et llb ; les figures 13 et 14 illustrent la mise en oeuvre du procédé de l'invention à tout format de matrice.

25 Par souci de clarté, les mêmes éléments porteront les mêmes repères dans les différentes figures. La figure 1 représente un écran matriciel 10 comprenant une zone d'affichage 11 formées de pixels 12 organisés en lignes et en colonnes, un 30 circuit d'adressage de ligne 13 et un registre horizontal 14. Chaque pixel 12 éclaire en fonction d'une donnée de luminosité exprimée sous forme d'un mot binaire. Le circuit d'adressage de ligne 13 sélectionne les lignes de la matrice une par une et pour chaque pixel 12 d'une ligne sélectionnée, le mot binaire stockée dans le registre horizontal 14 et représentant la luminosité 35 est transféré bit par bit vers le pixel 12 correspondant.

3034902 9 Les figures 2a, 2b et 2c représentent trois exemples de schémas de pixels 12 pouvant être mis en oeuvre dans l'écran de la figure 1. Ces trois exemples de pixels peuvent être mis en oeuvre dans un écran monochrome 5 ou couleur. Pour un écran couleur, on utilise parfois l'appellation de « pixel couleur » qui est en réalité formé par juxtaposition de plusieurs pixels associés chacun à un filtre coloré. Chaque groupe de pixels reçoit des commandes de luminosité distinctes pour chacune des couleurs. Le procédé de l'invention est illustré à partir de pixels mis en oeuvre dans un écran io monochrome et peut être transposé au pilotage d'un écran couleur en répliquant la commande de chacun des pixels élémentaires formant le pixel couleur. La figure 2a représente schématiquement les principaux composants d'un pixel 12a à cristaux liquides. Le pixel 12a comprend un 15 interrupteur 20, un condensateur 21 de stockage et une cellule à cristaux liquide 22. Le pixel 12a est raccordé à un conducteur de colonne 23 véhiculant les données de luminosité provenant du registre horizontal 14. L'interrupteur 20, par exemple formé par un transistor, permet de transférer les données de luminosité du conducteur de colonne 23 vers le 20 condensateur 21. Le pixel 12a est également raccordé à un conducteur de ligne 24 raccordé au circuit d'adressage de ligne 13. L'interrupteur 20 est piloté par le conducteur de ligne 24. La donnée stockée dans le condensateur 21 forme une tension directement appliquée à l'une des électrodes de la cellule 22. La donnée stockée dans le condensateur 21 est 25 binaire. L'un des états binaires rend la cellule 22 transparente et l'autre état rend la cellule 22 opaque. Dans le cas d'un écran 10 rétro éclairé, la cellule 22 laisse donc passer la lumière en fonction de l'état binaire de la donnée stockée dans le condensateur 21. La cellule fonctionne en tout ou rien en fonction de l'état binaire de la donnée stockée dans le condensateur 21.

30 La figure 2b représente schématiquement les principaux composants d'un pixel 12b à diode électroluminescente. On retrouve dans le pixel 12b l'interrupteur 20 et le condensateur 21 de stockage, tous deux raccordés aux conducteurs 23 et 24. A la place de la cellule 22, le pixel 12b comprend une diode électroluminescente 25 et un second interrupteur 26 35 permettant d'alimenter la diode 25 au moyen d'une tension d'alimentation 3034902 10 VDD. L'interrupteur 26 peut également être un transistor. L'interrupteur 26 est piloté par la donnée stockée dans le condensateur 21. La figure 2c représente un pixel 12c formant une variante du pixel 12b. Dans le pixel 12c, le condensateur 21 est remplacé par une mémoire 5 binaire 27. Cette mémoire permet de stocker une information binaire. La mémoire binaire peut être formée par une bascule bistable connectée à son entrée au conducteur de colonne 23 et à sa sortie à la borne de pilotage de l'interrupteur 26. La mémoire 27 est pilotée par le conducteur de ligne 24. La modification de l'information stockée dans la mémoire 27 intervient lors d'une io commande véhiculée sur le conducteur de ligne 24. Une telle mémoire peut également être mise en oeuvre pour un pixel à cristaux liquides en remplacement du condensateur 21 du pixel 12a. La mise en oeuvre d'une mémoire peut être avantageuse pour une matrice comprenant des pixels réalisés en utilisant une technologie CMOS. Les 1.5 interrupteurs 20 et 26 ainsi que la mémoire 27 utilisent alors tous la même technologie. Par la suite, le terme mémoire sera utilisé aussi bien pour un condensateur que pour tout autre composant ou bloc de composant permettant de mémoriser une information binaire. A ce titre, le condensateur 20 21 est assimilé à une mémoire. L'invention peut être mise en oeuvre pour tout type de pixel permettant d'émettre de la lumière comme ceux comprenant une diode électroluminescente, de contrôler la lumière qui le traverse comme ceux comprenant une cellule à cristaux liquides ou le contrôle de la réflexion de la 25 lumière comme ceux mis en oeuvre dans un écran ou un projecteur à base de micro-miroirs. Par la suite le composant du pixel permettant d'émettre ou de contrôler la lumière sera appelé composant d'affichage. Dans le procédé de pilotage de l'invention, le contrôle de 30 luminosité d'un pixel se fait au moyen d'un mot binaire représentant une fraction de la luminosité maximale du pixel. Pour afficher une image, à chacun des pixels est attribuée une valeur de luminosité codée sous forme d'un mot binaire. Pendant la durée d'une image, les différents bits du mot binaire sont écrits dans la mémoire du pixel et utilisé par le composant 35 d'affichage fonctionnant en tout ou rien durant une fraction de la durée de 3034902 11 l'image. Cette fraction de durée est fonction du poids du bit dans le mot binaire. Le bit de poids fort est utilisé par le composant d'affichage sensiblement pendant la moitié de la durée d'une image, le bit suivant, pendant le quart de la durée de l'image et ainsi de suite en divisant la fraction 5 par deux jusqu'au bit de poids faible. L'écran 10 permet par exemple d'afficher 50 images par seconde. La persistance rétinienne d'un utilisateur permet de moyenner ces fractions de durée pour reconstituer la luminosité moyenne du pixel. Le procédé de l'invention consiste à écrire ligne par ligne les différents bits des mots binaires dans les différentes mémoires des pixels io correspondants de façon à réduire la fréquence d'écriture nécessaire à balayer toute la matrice. Il est possible de désactiver le composant d'affichage pendant un certain temps par le contrôle du retro éclairage pour un écran à cristaux liquides ou à micro-miroirs ou par la déconnexion de l'alimentation de la 15 diode. L'invention s'intéresse à l'enchainement de périodes d'écritures dans les différents pixels de la matrice. Plus précisément, à partir d'une matrice de N lignes, i représentant le rang d'une ligne courante, en considérant les bits de chaque 20 mot binaire rangés suivant leur poids de j=1 à j=P, 1 représentant le bit de poids faible et P le bit de poids fort, le procédé consiste à enchainer les écritures suivantes pendant la durée d'une trame d'image : - à partir d'une ligne courante i, écrire sur les lignes i+2l, de j=1 à j=P, le bit de poids j de chaque mot binaire associé aux différents pixels des 25 lignes i+2' ; - répéter 2P-1 fois les écritures mentionnées plus haut en décalant la ligne courante i d'un rang à chaque répétition ; le rang i d'une ligne étant déterminé modulo 2P-1 de façon à être compris entre 1 et 30 En considérant une matrice comprenant N lignes avec N=2P-1, pendant une période particulière ou i est fixé à N-1. P lignes sont écrites durant cette période. Avec la convention de numérotation des lignes modulo 2P-1, N dans le cas présent : - Le bit de poids faible LSB (j=1) est écrit sur la ligne : (N-1) +21 = N+1 = 1. 35 - Le bit LSB+1 (j=2) est écrit sur la ligne : (N-1) +22 = N+3 = 3. 3034902 12 - Le bit LSB+2 (j=3) est écrit sur la ligne : (N-1) +23 = N+7 = 7. - Et ainsi de suite jusqu'au bit de poids fort (j=P) qui est écrit sur la ligne : (N-1) + = 2N = N. Pendant une période donnée, on vient d'écrire le bit de poids 5 faible sur une ligne donnée (i+1 avec la convention précédemment utilisée). Cette même ligne sera écrite à nouveau à la période immédiatement suivante. En revanche pour la ligne sur laquelle on vient d'écrire le bit de poids fort, il faudra attendre sensiblement N/2 périodes pour que cette même ligne soit réécrite. Ce procédé permet de maintenir une écriture utilisable par io le composant d'affichage pendant une durée variable en fonction du poids du bit écrit. Cette durée est sensiblement égale à (2j./ 2P) x (durée trame / 2). Pour chaque ligne courante i, les écritures réalisées sur les lignes 421 occupent une période Th. Autrement dit, chacune des répétitions occupe une période Ti. Pour réaliser une trame complète, 2P-1 périodes Ti 15 s'enchainent. Avantageusement, les différentes périodes ont la même durée. Cela permet de bien respecter la concordance sur une trame entre la valeur du mot binaire et la somme des durées d'activation du composant d'affichage. Pour limiter les pertes de luminosité par rapport à une luminosité 20 maximum correspondant à une activation complète du composant d'affichage durant une trame complète, les différentes périodes occupent la totalité de la trame. Autrement dit, la durée d'une période Ti est égale à la durée (Ttrame) d'une trame d'image divisée par 2P-1.

25 La figure 3 représente visuellement sur une trame les durées utilisables pour chacun des bits du mot binaire codant la luminosité de chacun des pixels. Chaque ligne de la matrice étant balayée durant une trame, les durées entre chaque réécriture peuvent être exprimées en nombre de lignes représentant des fractions de la durée totale de la trame. Sur la 30 figure 3, la moitié des lignes de la matrice contient des bits de poids fort MSB, le quart des lignes contient des bits de poids MSB-1, le huitième des lignes contient des bits de poids MSB-2 et ainsi de suite jusqu'à une seule ligne, la ligne la plus basse sur la figure 3, contenant des bits de poids faible. La mise en oeuvre de l'invention permet de réduire de façon 35 importante la fréquence d'adressage et d'écriture des différents bits du mot 3034902 13 binaire représentant la luminosité de chacun des pixels de la matrice. Avec un pilotage digital de l'art antérieur, la fréquence ligne est donné par : Fligne = fps * Nligne * 2P Avec un pilotage digital mettant en oeuvre l'invention, la fréquence 5 ligne devient : Fligne = fps * (2P -1) * P La fréquence est abaissée dans un rapport voisin de : Niigne / P. Les figures 4a à 4p représentent un exemple d'enchainement de io périodes d'écriture dans les mémoires des différents pixels de la matrice. Plus précisément, dans l'exemple illustré avec les figures 4a à 4p, la luminosité est codée sur 4 bits. Il est bien entendu que la luminosité peut être codée sur un plus grand (ou plus petit) nombre de bits. Pour qu'un utilisateur ne perçoive pratiquement pas de différence de luminosité entre deux niveaux 15 successifs de codage de la luminosité d'un pixel, un codage sur 8 à 10 bits peut convenir. Dans l'exemple illustré, la matrice comprend 15 lignes de pixels, ce qui correspond à 2P-1 lignes, P représentant le nombre de bits du codage de la luminosité. L'invention n'est pas limitée à ce nombre de lignes. On verra ultérieurement comment augmenter ou diminuer le nombre de 20 lignes par rapport à 2P-1. Conventionnellement, Les mots binaires codant la luminosité, comprennent des bits identifiés DO, D1, D2 et D3, ordonnés du bit de poids faible DO également appelé LSB pour son abréviation anglo-saxonne : « Low Significant Bit » au bit de poids fort D3 également appelé MSB pour son 25 abréviation anglo-saxonne : « Most Significant Bit ». Durant la première période d'écriture, représentée sur la figure 4a, le bit de poids fort D3 est écrit sur la première ligne de la matrice, le bit de poids faible DO est écrit sur la deuxième ligne, le bit D1 est écrit sur la quatrième ligne de la matrice et le bit D2 est écrit sur la huitième ligne de la 30 matrice. Pour chaque colonne 23 de la matrice, un seul bit peut être écrit simultanément. Les quatre écritures des bits DO à D3 sont réalisées successivement durant la première période. On considère pour cette première période la première ligne comme ligne courante i (i=1). Pour la deuxième période, représentée sur la figure 4b, on décale 35 la ligne courante i d'un rang : i=2. Plus précisément, durant la deuxième 3034902 14 période, représentée sur la figure 4b, le bit de poids fort D3 est écrit sur la deuxième ligne de la matrice, le bit de poids faible DO est écrit sur la troisième ligne, le bit D1 est écrit sur la cinquième ligne de la matrice et le bit D2 est écrit sur la neuvième ligne de la matrice.

5 Les périodes 3 à 15 s'enchainent ensuite de la même façon en décalant la ligne courante à chaque période d'une ligne. Lors de la huitième période, représentée sur la figure 4h, le bit D2 est écrit sur la huitième ligne. Ayant atteint la dernière ligne de la matrice, les décalages réalisés pour la neuvième période se font de façon tournante, c'est-à-dire que les décalages io sont incrémentés d'une unité modulo le nombre de ligne de la matrice. Autrement dit, on considère que la quinzième ligne de la matrice est suivie par la première ligne et lors de la neuvième période le bit D2 est écrit sur la première ligne de la matrice. Durant la période 15, représentée sur la figure 4o, la ligne 15 courante est la ligne 15. Durant les périodes 1 à 15 toutes les lignes de la matrice ont été écrites avec tous les bits des mots binaires représentant la luminosité des différents pixels de la matrice. La figure 4p représente une période 16 pour une nouvelle image ou trame. Cette période 16 est semblable à la période 1 avec de nouvelles valeurs des mots binaires 20 correspondant à la nouvelle image. La figure 5 représente un exemple de registre à décalage pouvant être utilisé dans circuit d'adressage de ligne 13 pour générer les signaux de sélection des lignes Li, signaux véhiculés sur les conducteurs de ligne 24.

25 Pour chaque ligne i, le signal Li est formé à l'aide de P bascules D : Di-1 à Di-P raccordées en série. La sortie de la bascule Di-P forme le signal Li de la ligne i et est connectée à l'entrée de la bascule Di+1-1. Un signal d'horloge CLK est commun à toutes les bascules D. Des jetons J sont introduits à l'entrée de la bascule D1-1 avec un écart temporel de 2' fois la durée d'une 30 période. Ce mode de réalisation du circuit d'adressage de ligne 13 présente un inconvénient du au fait du grand nombre de bascules qui doivent commuter de façon simultanée. Ceci implique des crêtes de consommation importantes et non négligeables. L'encombrement en surface de ce type de registre est également pénalisant.

35 3034902 15 La figure 6 représente une alternative permettant de réaliser le circuit d'adressage de ligne 13. Cette alternative est plus compacte et moins consommatrice en énergie. Le circuit d'adressage de ligne 13 comprend un décodeur d'adresses 31, un additionneur 32, un registre à décalage 33 à P 5 bits et un compteur 34 à P bits, P=4 dans l'exemple représenté. Le compteur 34 reçoit une horloge CLK fonctionnant à la fréquence de chaque période. Le registre à décalage 33 reçoit une horloge P fois plus rapide que l'horloge du compteur 34 et un jeton de démarrage Start en début de chaque période. Le registre à décalage 33 décale le signal de démarrage au rythme io de son horloge ce qui permet d'émettre vers l'additionneur 32 un nombre binaire égal à 2. L'additionneur 32 reçoit également la sortie du compteur 34. L'additionneur 32 effectue l'addition du nombre binaire et de la sortie du compteur 34. Le résultat de l'addition est transmis au décodeur P vers N, ici un décodeur 4 vers 16 dont seulement 15 sorties sont raccordées, 15 chacune à un conducteur de ligne 24 de la matrice 11. Par période, les lignes de rang 2' + k sont adressées successivement, k représentant un nombre entier incrémenté d'une unité par le compteur 34 à chaque nouvelle période. La figure 7 représente un exemple de réalisation du registre 20 horizontal 14 qui comprend deux registres à décalage 41 et 42 possédant autant de bits que de lignes dans la matrice. Le registre 41 est utilisé comme tampon pour l'enregistrement des données de luminosité. Le registre 42 est utilisé pour l'écriture séquentielle des lignes adressées par le circuit d'adressage de ligne 13.

25 Les figures 8a et 8b représentent sous forme de chronogramme les périodes d'écriture décrites précédemment. Ces chronogrammes peuvent être facilement mis en oeuvre à l'aide des circuits d'adressage de lignes décrit sur les figures 5 et 6. Les figures 8a et 8b permettent d'illustrer un 30 premier mode de réalisation de succession des différentes écritures à l'intérieure des périodes. En haut du chronogramme, une horloge CLK régulière permet de cadencer les différentes écritures des différentes périodes. Sous la représentation de l'horloge CLK sont représentées, ligne par ligne, les 3034902 16 écritures des différents bits des mots représentant la luminosité des différents pixels. Durant la première période, quatre tops d'horloge t1 à t4 se produisent. Au premier top t1, le bit D3 de la première ligne est écrit. Au 5 deuxième top t2, le bit DO de la deuxième ligne est écrit. Au troisième top t3, le bit D1 de la quatrième ligne est écrit et au quatrième top t4, le bit D2 de la huitième ligne est écrit. A chaque période, le décalage d'une ligne courante décrit plus haut permet de reconstituer le chronogramme complet des figures 4a et 4b io de la première période jusqu'à la période 16 représentée sur la figure 8b. Ce premier mode de réalisation présente l'avantage d'une horloge régulière et d'une écriture dans l'ordre des poids des bits. Néanmoins, la durée pour chaque bit n'est pas exactement un multiple de la durée d'une période à cause de la division de la période en quatre phases. Par exemple, 15 le bit de poids faible DO peut être utilisé par le composant d'affichage pendant une durée de 3/4 de période et le bit D1 pendant 1+3/4 de période. Cette erreur de quantification est due au choix de la séquence des différents bits. Cette erreur peut être acceptable pour un codage des mots binaire sur un plus grand nombre de bits.

20 La figure 9 représente un chronogramme d'un deuxième mode de réalisation de l'enchainement des écritures permettant de réduire l'erreur précédemment décrite. On retrouve toujours une horloge régulièrement répartie. Pour simplifier seules les premières périodes sont représentées sur 25 cette figure. Dans ce deuxième mode de réalisation, durant la première période, au premier top t1, le bit DO de la deuxième ligne est écrit. Au deuxième top t2, le bit D3 de la première ligne est écrit. Au troisième top t3, le bit D2 de la sixième ligne est écrit et au quatrième top t4, le bit D1 de la huitième ligne est écrit. Dans ce mode de réalisation, le bit de poids faible DO 30 peut être utilisé par le composant d'affichage pendant une durée de 1+1/4 de période, le bit D1 pendant 1+3/4 de période, le bit D2 pendant 3+1/2 de période, le bit D3 pendant 8+1/4 de période. L'erreur sur la durée reste cette fois inférieure à la moitié de la durée attendue pour le bit de poids faible DO. Cette erreur est typiquement du même ordre de grandeur que celle d'un 35 convertisseur digital-analogique souvent utilisé dans un registre horizontal 3034 902 17 mis en oeuvre dans un pilotage analogique. Il est possible de tester de façon empirique différents ordonnancements des bits de luminosité afin de réduire au maximum l'erreur de quantification.

5 La figure 10 représente un chronogramme d'un troisième mode de réalisation de l'enchainement des écritures permettant également de réduire l'erreur sur les durées d'utilisation des différents bits. Les quatre phases d'une période sont cette fois ci générée pendant une durée inférieure à celle de la période dont la durée est égale à la durée d'une trame d'image divisée io par le nombre de lignes écrites 2P-1. Pour illustrer ce mode de réalisation, les quatre phases sont par exemple générées durant la moitié de la période. Ceci est réalisé en doublant la fréquence d'horloge. L'erreur est alors divisée par deux. Il est bien entendu possible de coupler les deuxième et troisième 15 modes de réalisation en proposant un enchainement des bits différent de l'enchainement naturel dans l'ordre des poids des bits et en augmentant la fréquence d'horloge pour concentrer les écritures des différents bits dans une partie seulement de chacune des périodes. Il est possible de supprimer complètement l'erreur de 20 quantification quelque soit l'ordonnancement retenu pour l'écriture des différents bits de luminosité en activant le composant d'affichage pendant une durée s'étendant depuis la fin d'une période pendant laquelle le bit de luminosité a été écrit jusqu'à la fin de la période suivante pendant laquelle une nouvelle écriture est effectuée dans le même pixel. Cette durée 25 d'activation peut être obtenue en ajoutant dans le pixel une seconde mémoire pilotée par un signal de ligne spécifique. La figure lla représente un pixel 12d permettant de mettre en oeuvre cette durée d'activation décalée par rapport à l'écriture. Dans ce pixel, on retrouve comme dans le pixel 12b, l'interrupteur 20, le condensateur 21 30 de stockage, tous deux raccordés aux conducteurs 23 et 24, la diode électroluminescente 25 et l'interrupteur 26 permettant d'alimenter la diode 25 au moyen de la tension d'alimentation VDD. Dans le pixel 12d, le condensateur 21 ne pilote pas directement l'interrupteur 26. Un nouvel interrupteur 41 est interposé entre le condensateur 21 et la grille de pilotage 35 de l'interrupteur 26. L'interrupteur 41 est piloté par un signal spécifique 3034902 18 véhiculé sur un conducteur de ligne supplémentaire 42 distinct du conducteur 24. Une capacité parasite 43 présente au point commun des interrupteurs 26 et 41 fait office de seconde mémoire pilotée par le signal spécifique. Si nécessaire, il est bien entendu possible d'ajouter un 5 condensateur en complément de la capacité parasite. Le signal spécifique permet de faire transiter les charges mémorisées dans le condensateur 21 vers la capacité parasite 43 au moment voulu. La figure 11 b représente un pixel 12e formant une variante au pixel 12d permettant également de mettre en oeuvre le décalage de la durée io d'activation par rapport à l'écriture. On retrouve dans le pixel 12e, comme dans le pixel 12c, la mémoire binaire 27 recevant une information à stocker par le conducteur colonne 23 et pilotée le conducteur de ligne 24. On retrouve aussi la diode électroluminescente 25 et l'interrupteur 26 permettant d'alimenter la diode 25 au moyen d'une tension d'alimentation VDD. Dans le 15 pixel 12e, la mémoire binaire 27 ne pilote pas directement l'interrupteur 26. Une seconde mémoire binaire 45 est interposée entre le la mémoire binaire 27 et la grille du pilotage de l'interrupteur 26. La mémoire 45 est pilotée par le signal spécifique véhiculé sur le conducteur de ligne supplémentaire 42.

20 La figure 12 représente sous forme de chronogramme les signaux véhiculés sur les conducteurs de lignes 24 et 42. Comme précédemment sur les figures 8, 9 et 10, l'axe des temps porte les différentes périodes d'écriture de la matrice. Pour simplifier la compréhension on a conservé une résolution de la luminosité sur 4 bits. Le chronogramme de la figure 12 reprend 25 l'ordonnancement naturel de l'écriture des différents bits de luminosité, ordonnancement présenté sur les figures 8a et 8b. Pour chacune des 15 lignes de la matrice, deux signaux 51 et S2 sont représentés, le signal 51 véhiculé par le conducteur 24 et le signal S2 par le conducteur 42. Les signaux 51 véhiculés par les différents conducteurs 24 sont identiques à 30 ceux décrits à l'aide de la figure 8a. Au cours de la première période, et plus précisément au premier top ti, le bit D3 de la première ligne est écrit. Ce bit est véhiculé par le conducteur de colonne 23 et le top t1 forme le signal 51 véhiculé par le conducteur 24 de la première ligne. Pour le signal S2 véhiculé par le 35 conducteur 42, un front montant permet au contenu de la mémoire 27, ou à 3034902 19 la tension présente dans le condensateur 21 de piloter l'interrupteur 26. L'état, passant ou bloqué, de l'interrupteur 26 est maintenu tant qu'un nouveau front montant n'apparait pas sur le conducteur 42. Pour éviter que durant l'écriture dans la mémoire 27 (ou sur le condensateur 21) ne perturbe 5 le pilotage de l'interrupteur 26, un front descendant apparait sur le signal S2 en début de première période peu avant l'apparition du bit D3 au top t1. Pour la deuxième ligne, le bit DO est écrit au top t2 de la première période et le bit D3 est écrit au top t1 de la deuxième période. Pour le signal S2 de cette deuxième ligne, un premier front montant intervient en fin io de première période autorisant l'activation de la diode 25 par la valeur du bit DO. Un deuxième front montant intervient en fin de deuxième période autorisant l'activation de la diode 25 par la valeur du bit D3. La diode a été activée par le bit DO durant exactement une période. Les signaux Si et S2 de la troisième ligne sont décalés 15 temporellement d'une période par rapport aux signaux de la deuxième ligne. Pour la quatrième ligne, le bit D1 est écrit au top t3 de la première période et le bit DO est écrit au top t2 de la troisième période. Pour le signal S2 de cette deuxième ligne, un premier front montant intervient en fin de première période autorisant l'activation de la diode 25 par la valeur du 20 bit Dl. Un deuxième front montant intervient en fin de troisième période autorisant l'activation de la diode 25 par la valeur du bit D3. La diode 25 a été activée par le bit D1 durant exactement deux périodes séparant les deux fronts montant intervenant en fin de première période et en en fin de troisième période. Et ainsi de suite pour les différents bits DO qui activent la 25 diode 25 durant une période, les bits D1 durant deux périodes, les bits D2 durant quatre périodes et les bits D3 durant huit périodes. De façon plus générale, les bits de poids j activent le composant d'affichage durant 2' périodes. Les pixels 1 1 d et 11e ainsi que le chronogramme associé et 30 représenté sur la figure 12, font référence à une diode 25. Il est bien entendu que ces variantes peuvent être mises en oeuvre pour tout autre type de composant d'affichage, comme par exemple une cellule à cristaux liquide ou un micro miroir.

3034 902 20 Le procédé décrit plus haut possède une limitation dans l'existence d'un lien entre le nombre N de lignes de la matrice et le nombre P de bits de résolution du mot binaire représentant la luminosité. Plus précisément : N = 2P - 1. Par exemple, une résolution de huit bits impose 5 une matrice de 255 lignes et une une résolution de 10 bits impose une matrice de 1023 lignes. Il est possible de dépasser cette limitation, par exemple si on souhaite adresser une matrice ayant un nombre de lignes double de ce que le lien précédent impose, par exemple 510 lignes pour une résolution de 8 io bits. Une première solution consiste à augmenter artificiellement d'une unité le nombre de bits en attribuant systématiquement un 0 au nouveau bit de poids faible LSB. Cette solution peut également être mise en oeuvre si on souhaite multiplier le nombre de lignes par toute puissance de deux. Par exemple pour quadrupler le nombre de lignes, on peut ajouter deux bits 15 supplémentaires. La figure 13 propose une alternative à l'ajout d'un bit de poids faible. Plus précisément, le circuit d'adressage de ligne est dupliqué et chaque circuit fonctionne séparément. Sur la figure 13, deux circuits d'adressage de ligne 13a et 13b sont représentés, chacun adressant une 20 moitié de la matrice 11. De façon plus générale, la matrice 11 est divisée en zones, 11a et llb dans l'exemple représenté, chacune des zones ayant un nombre de ligne inférieur ou égal à 2P-1. Ici encore, il est possible de multiplier le nombre de circuits d'adressage de ligne par tout nombre entier.

25 Les formats vidéo largement répandus ont rarement des nombres de lignes correspondant à des puissances de deux. Il est néanmoins possible de mettre en oeuvre le procédé de l'invention pour tout format. A cet effet, pour se libérer de cette contrainte, il est possible de choisir un nombre de lignes 2P-1, adressées par le procédé de l'invention, supérieur au nombre 30 de lignes réelle de la matrice. Au-delà des lignes réelles, les lignes adressées restantes seront virtuelles en leur attribuant une valeur de luminosité nulle. La figure 14 décrit la mise en oeuvre de telles lignes virtuelles. Plusieurs périodes y sont représentées de façon similaire à la représentation 35 des figures 3 ou 4. Le nombre de lignes totales adressées 2P - 1 est 3034902 21 représenté selon un axe des ordonnées. Le nombre de lignes réelles U de la matrices est égal à (2P - 1) - V, V représentant le nombre de lignes virtuelles restant adressées et dont la valeur de luminosité est avantageusement nulle.

5 Le principe de mise en oeuvre de lignes virtuelles peut bien entendu être combiné avec la multiplication du nombre de lignes décrit plus haut. Ceci permet d'utiliser le procédé de l'invention sans aucune limitation sur le nombre de lignes réelles de la matrice, que ce nombre soit inférieur ou supérieur à 2P - 1.

Claims (11)

1. REVENDICATIONS1. Procédé d'affichage d'image sur un écran matriciel (10) comprenant plusieurs lignes de pixels (12, 12a, 12b, 12c), les lignes étant ordonnées de i=1 à i=N, i représentant une ligne courante et N le nombre de lignes, chaque pixel comprenant un composant d'affichage (22, 25) et une mémoire (21, 27), l'écran matriciel (10) comprenant des moyens d'adressage (13) de chacune des lignes et des moyens de transfert de données (20) vers la mémoire (21, 27) de chacun des pixels (12), io le procédé consistant à contrôler la luminosité de chacun des pixels (12) de l'écran matriciel (10) au moyen d'un mot binaire comprenant plusieurs bits (DO, D1, D2, D3) écrits successivement au travers des moyens de transfert de données (20), dans la mémoire (21, 27) et en commandant le composant d'affichage (22, 25) en fonction d'un état du bit écrit dans la is mémoire (21, 27), les bits de chaque mot binaire étant rangés suivant leur poids de j=1 à j=P, le procédé étant caractérisé en ce qu'il consiste à enchainer les écritures suivantes pendant la durée (Ttrame) d'une trame d'image : - à partir d'une ligne courante i, écrire sur les lignes i+2l, de j=1 à j=P, le 20 bit de poids j de chaque mot binaire associé aux différents pixels des lignes i-i-2l ; - répéter 2P-1 fois les écritures mentionnées plus haut en décalant la ligne courante i d'un rang à chaque répétition ; le rang i d'une ligne étant déterminé modulo 2P-1 de façon à être compris 25 entre 1 et 2P-1.
2. 2. Procédé selon la revendication 1, caractérisé en ce que, pour chaque ligne courante i, les écritures réalisées sur les lignes i-i-2l occupent une période Tb et en ce que les 2P-1 périodes Ti ont des durées égales. 30
3. 3. Procédé selon la revendication 2, caractérisé en ce que la durée d'une période Ti est égale à la durée (Ttrame) d'une trame d'image divisée par 2P-1. 3034902 23
4. 4. Procédé selon l'une des revendications précédentes, caractérisé en ce que chacun des pixels (12b, 12c) comprend en outre un interrupteur (26) permettant de commander le composant d'affichage (25) en fonction d'un état du bit écrit dans la mémoire (21, 27) et en ce que pour 5 chacun des pixels, l'interrupteur (26) est actionné pour piloter le composant d'affichage (25) en fonction du bit écrit dans la mémoire (21, 27) pendant une durée s'étendant entre deux écritures successives.
5. 5. Procédé selon l'une des revendications 1 à 3, caractérisé en ce io qu'il consiste, pour chacun des pixels (12d, 12e), à activer le composant d'affichage (22, 25) après écriture dans la mémoire correspondante (21, 27), en ce que les écritures sur les lignes i-i-2l réalisées à partir de la ligne courante i sont réalisées durant une période, et en ce que le composant d'affichage (22, 25) est activé pendant une durée s'étendant depuis la fin de 15 la période pendant laquelle le bit de luminosité (DO à D3) a été écrit jusqu'à la fin de la période suivante pendant laquelle une nouvelle écriture est effectuée dans le pixel concerné (12d, 12e).
6. 6. Procédé selon la revendication 5, caractérisé en ce que la 20 mémoire (21, 27) de chaque pixel (12, 12a à 12e) est appelée première mémoire, en ce que chaque pixel (12d, 12e) comprend une seconde mémoire binaire (43, 45) permettant de faire transiter le bit (DO à D3) écrit dans la première mémoire (21, 27) vers le composant d'affichage (22, 25) pour l'activer, en ce que les moyens d'adressage (13) pilotent la première 25 mémoire (21, 27) au moyen d'un premier signal (Si) permettant l'écriture et pilotent la seconde mémoire (43, 45) au moyen d'un second signal (S2) distinct du premier signal (Si) et permettant l'activation du composant d'affichage (22, 25). 30
7. 7. Procédé selon l'une des revendications précédentes, caractérisé en ce que si la luminosité est exprimée en un nombre de R bits utiles et que le nombre de lignes N est supérieur à 2R-1 alors on ajoute au mot binaire un nombre T de bits dont les valeurs sont égales à zéro, correspondant à une extinction des composants d'affichage de façon à ce 35 que N soit inférieur ou égal à 2R-1 avec P = R+T. 3034902 24
8. 8. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que si la luminosité est exprimée en un nombre de S bits utiles et que le nombre de lignes N est supérieur à 2s-1, on divise la matrice en zones (11a, 5 11b) pilotées séparément, chacune des zones (11a, 11b) ayant un nombre de ligne inférieur ou égal à
9. 9. Procédé selon l'une des revendications précédentes, caractérisé en ce que si la matrice comprend un nombre de lignes utiles U io inférieur à 2P-1 alors la répartition des écritures est configurés pour enchainer les écritures sur N lignes avec N = 2P-1 dont U lignes utiles et V lignes virtuelles avec U+V = N, et en ce que pour les lignes virtuelles le mot binaire ne contient que des bits de valeur correspondant à une extinction du composant d'affichage. 15
10. 10. Procédé selon l'une des revendications précédentes, caractérisé en ce que pour chaque ligne courante i donnée, les écritures sur les lignes i+2l, de j=1 à j=P des différents bits sont ordonnées de façon à minimiser une erreur sur une durée souhaitée séparant deux écritures 20 successives d'un même pixel (12).
11. 11. Procédé selon l'une des revendications précédentes, caractérisé en ce que pour chaque ligne courante i donnée, les écritures sur les lignes i+2l, de j=1 à j=P des différents bits sont réalisées pendant une 25 durée inférieure à la durée d'une période égale à la durée d'une trame divisée par le nombre de lignes écrites 2P-1.