FR3005195A1 - - Google Patents

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Abstract

La présente invention concerne un dispositif de mémoire à semi-conducteurs comprenant : - au moins un circuit d'amplificateur de détection (SAi) pour lire des données détectées depuis des cellules de mémoire sélectionnées dans une matrice mémoire, - au moins un circuit de référence (RSAj), chaque dit circuit de référence (RSAj) étant une réplique dudit circuit d'amplificateur de détection (SAi) et ayant une sortie (OUTj) par l'intermédiaire de laquelle ledit circuit de référence (RSAj) délivre une grandeur physique de sortie, - un réseau de régulation fournissant un signal de régulation (REG) à chaque dit circuit d'amplificateur de détection (SAi) et à chaque dit circuit de référence (RSAj), où ledit signal de régulation (REG) est dérivé d'un moyennage de ladite grandeur physique de sortie dans le temps et/ou l'espace.

Description

DOMAINE DE L'INVENTION La présente invention concerne un dispositif de mémoire à semiconducteurs comprenant au moins un amplificateur de détection à simple entrée, et plus particulièrement la fourniture d'au moins un circuit de référence à partir duquel un signal de régulation est généré pour être appliqué audit amplificateur de détection et audit circuit de référence afin de compenser les effets de variation de conditions de fonctionnement (par ex. température, tension d'alimentation) ou de procédé (par ex. rapport de capacité d'attaque en courant NMOS/PMOS etc.).
ARRIERE-PLAN DE L'INVENTION L'opération de lecture mémoire dans tous les types d'amplificateurs de détection est réalisée en comparant des données d'entrée avec un signal de référence pour déterminer l'état logique des données d'entrée. Les amplificateurs de détection différentiels classiques, qui sont utilisés dans des dispositifs de mémoire tels que les dispositifs de mémoire vive dynamique (DRAM) standard, sont connectés à deux lignes de bits, une ligne de bits fournissant les données à lire tandis que l'autre ligne de bits est utilisée pour la génération de tension de référence. Contrairement à cela, les amplificateurs de détection à simple entrée, qui sont utilisés dans des dispositifs de mémoire tels que les dispositifs de mémoire vive dynamique (DRAM) intégrés ou spéciaux, sont couplés à une seule ligne de bits uniquement. Un style particulier d'amplificateur de détection à simple entrée utilise un amplificateur de détection avec deux noeuds d'entrée/sortie, dont un est couplé à une ligne de données d'entrée (ligne de bits), et l'autre est utilisé pour injecter un signal de référence requis pour le procédé d'opération de lecture. La figure 1 montre un exemple d'un tel amplificateur de détection à simple entrée qui a été proposé par le demandeur et décrit précédemment dans la publication EP 2 365 487 A2. Il comprend deux branches, chacune ayant un transistor PMOS et un transistor NMOS montés en série, agencés de façon à former des inverseurs couplés transversalement. Les transistors sont des transistors à double grille ayant une première grille de commande et une seconde grille de commande qui peuvent être exploitées indépendamment. La première branche comprend un transistor PMOS T4 en série avec un transistor NMOS T3 entre des tensions d'alimentation V4 et V3, tandis que la seconde branche comprend un transistor PMOS T1 en série avec un transistor NMOS T2 entre des tensions d'alimentation V1 et V2. Les premières grilles des transistors T1 et T2 sont connectées ensemble (entrée de l'inverseur formée par la seconde branche) et connectées au noeud médian entre les transistors T3 et T4 (sortie de l'inverseur formée par la première branche), formant ainsi un premier noeud d'entrée/sortie Ni de l'amplificateur de détection qui est utilisé pour injecter un signal de référence REF. Les premières grilles des transistors T4 et T3 sont connectées ensemble (entrée de l'inverseur formée par la première branche) et au noeud médian entre les transistors Ti et T2 (sortie de l'inverseur formée par la seconde branche), formant ainsi un second noeud d'entrée/sortie N2 de l'amplificateur de détection qui est couplé à une ligne de bits BL. Les secondes grilles des transistors TI, T2, T3 et T4 sont désignées BGI, BG2, BG3 et BG4 et sont appelées ici grilles de commande arrière. De telles grilles de commande arrière sont utilisées pour moduler les tensions de seuil liées à la première grille de leurs transistors respectifs.
Un problème provient du fait qu'un tel circuit n'est pas nécessairement symétrique ou, en fonction du principe de fonctionnement particulier, est par dessein conçu asymétriquement. En effet, les deux branches peuvent avoir des conceptions différentes concernant les dimensions des transistors respectifs (Ti étant comparé à T4, et T2 étant comparé à T3). De plus, les premier et second noeuds N1, N2 peuvent être exploités de manière différente et avec des charges différentes (avec les noeuds N1 et N2 qui sont soit les deux des entrées soit les deux des sorties), et les points de fonctionnement de tous les transistors peuvent différer les uns des autres pendant le procédé de détection (encore une fois, T1 est comparé à T4, et T2 à T3). A noter que ces asymétries s'appliquent généralement au fonctionnement d'un amplificateur de détection asymétrique. Ainsi pour garantir un fonctionnement correct du circuit, les largeurs et les longueurs des transistors doivent être choisies minutieusement (et T1 et T4, respectivement T2 et T3, peuvent différer intentionnellement). La tension de référence, de polarisation, et d'alimentation doit également être bien définie et bien commandée aussi.
Toutefois, dans la pratique, tous ces paramètres et les propriétés de transistor (capacité d'attaque en courant, tension de seuil, transconductance, conductance de drain, etc.) sont enclins à des variations (PVT : procédé, tension, température). Etant donné que l'amplificateur de détection à simple entrée est généralement conçu et exploité comme un circuit non symétrique, les variations PVT ne se compensent pas dans les deux branches et un dysfonctionnement du circuit peut résulter. En règle générale, ce problème se présente dans le cas de tout amplificateur de détection qui ne repose pas sur une structure de circuit différentiel entièrement symétrique, et plus spécifiquement pour des circuits d'amplificateur de détection détectant une ligne de bits par rapport à une tension de référence, c'est-à-dire par rapport à une référence non générée in situ, ce qui n'est pas le cas pour des amplificateurs de détection qui génèrent leurs propres références par l'intermédiaire de la mise en court-circuit des première et seconde lignes de bits dans une phase de précharge/égalisation ou au moins en les préchargeant aux mêmes potentiels avant qu'un procédé de détection ne soit commencé. PRESENTATION DE L'INVENTION L'invention vise à fournir un amplificateur de détection à simple entrée conjointement avec un ensemble de circuits auxiliaires et un principe de fonctionnement, de sorte que l'amplificateur de détection à simple entrée ne soit pas enclin à des variations PVT. A cet égard, l'invention concerne, selon son premier aspect, un dispositif 20 de mémoire à semi-conducteurs comprenant : - au moins un circuit d'amplificateur de détection pour lire des données détectées depuis des cellules de mémoire sélectionnées dans une matrice mémoire, - au moins un circuit de référence, chaque dit circuit de référence étant une réplique dudit circuit d'amplificateur de détection et ayant une sortie par 25 l'intermédiaire de laquelle ledit circuit de référence délivre une grandeur physique de sortie, - un réseau de régulation fournissant un signal de régulation à chaque dit circuit d'amplificateur de détection et à chaque dit circuit de référence, où ledit signal de régulation est dérivé d'un moyennage dans le temps et/ou l'espace de ladite 30 grandeur physique de sortie. D'autres aspects préférés, bien que non limitatifs, de ce dispositif de mémoire sont comme suit : - le réseau de régulation comprend une unité de commande configurée pour sommer les grandeurs physiques de chaque sortie dudit circuit de référence et une 35 valeur moyenne cible, dans lequel lesdites grandeurs physiques de ladite sortie dudit circuit de référence et ladite valeur moyenne cible sont sommées avec des signes opposés, ladite unité de commande délivrant un signal de régulation sur la base de ladite somme, ledit signal de régulation étant injecté dans chaque dit circuit d'amplificateur de détection régulier et chaque dit circuit de référence ; - la valeur moyenne cible est une tension de VL+(VH-VL)/2, VL et VH étant respectivement des niveaux de tension bas et haut des tensions de fonctionnement des circuits d'amplificateur de détection et des circuits de référence, définissant les niveaux logiques bas et haut respectifs ; - chacune desdites sorties de circuit de référence est connectée à un condensateur connecté à une source de tension continue ; - le signal de régulation est une moyenne dans le temps de la différence entre la somme desdites grandeurs physiques de sortie de chaque dit circuit de référence et ladite valeur moyenne cible ; - le signal de régulation est une tension utilisée comme une tension de régulation par chaque dit circuit d'amplificateur de détection et par chaque dit circuit de référence ; - l'unité de commande comprend un amplificateur opérationnel avec une entrée inverseuse et une entrée non inverseuse, la valeur moyenne cible étant appliquée à ladite entrée non inverseuse tandis que ladite entrée inverseuse est connectée à chaque dite sortie de circuit de référence par l'intermédiaire d'au moins un commutateur et/ou une résistance et/ou un condensateur ; - chaque dite sortie de circuit de référence est connectée à l'unité de commande par l'intermédiaire d'au moins un commutateur qui permet le découplage de l'unité de commande de ladite sortie avant et pendant des opérations de détection dudit au moins un circuit d'amplificateur de détection et dudit au moins un circuit de référence ; - l'unité de commande comprend un intégrateur ; - l'intégrateur comprend des résistances connectées à chaque sortie de circuit de référence et à un noeud de sommation, et un condensateur d'intégration commun ; - l'intégrateur comprend une configuration à capacités commutées associée à chaque sortie de circuit de référence ; - l'unité de commande comprend: - un compteur-décompteur numérique, chaque sortie de circuit de référence étant connectée à une entrée dudit compteur-décompteur numérique, - un convertisseur numérique-analogique pour convertir le signal de sortie numérique dudit compteur-décompteur numérique en le signal de régulation devant être injecté dans chaque circuit d'amplificateur de détection et chaque circuit de référence.
L'invention concerne en outre une mémoire à semi-conducteurs incorporant un dispositif de mémoire à semi-conducteurs selon l'invention, ainsi qu'un procédé d'exploitation d'un dispositif de mémoire à semi-conducteurs selon l'invention. L'invention concerne également un procédé d'exploitation d'un dispositif de mémoire à semi-conducteurs selon l'invention, comprenant les étapes consistant à: - exploiter de façon similaire chaque circuit d'amplificateur de détection et chaque circuit de référence, - générer un signal de régulation dans le réseau de régulation à partir des grandeurs physiques de chaque sortie desdits circuits de référence et appliquer ledit signal de régulation au circuit d'amplificateur de détection et aux circuits de référence. BREVE DESCRIPTION DES DESSINS D'autres aspects, objets et avantages de la présente invention deviendront mieux apparents à la lecture de la description détaillée suivante de modes de réalisation préférés de celle-ci, donnés à titre d'exemple non limitatif, et faite en référence aux dessins annexés dans lesquels : - la figure 1 déjà examinée ci-dessus représente un amplificateur de détection à simple entrée comme introduit dans la publication EP 2 365 487 A2; - la figure 2 est un schéma de principe qui représente un mode de réalisation d'un dispositif de mémoire à semi-conducteurs selon l'invention comprenant une série de circuits d'amplificateur de détection associée à une série de circuits de référence connectée à une unité de commande pour compenser l'effet de variations induites PVT ; - la figure 3 est un schéma de principe d'un mode de réalisation possible de l'unité de commande comprenant un amplificateur opérationnel exploité comme un intégrateur, dont l'entrée inverseuse est connectée par l'intermédiaire de résistances et de commutateurs aux sorties de la série de circuits de référence ; - les figures 4a et 4b montrent deux modes de réalisation possibles pour les commutateurs ; - la figure 5 est un schéma de principe d'un mode de réalisation possible de l'unité de commande comprenant un amplificateur opérationnel exploité comme un intégrateur, dont l'entrée inverseuse est connectée par l'intermédiaire de commutateurs et de condensateurs commutés aux sorties de la série de circuits de référence ; - la figure 6 est un schéma de principe d'un mode de réalisation possible de l'unité de commande comprenant un compteur-décompteur numérique et un convertisseur numérique-analogique. DESCRIPTION DETAILLEE DE L'INVENTION L'invention concerne un dispositif de mémoire à semi-conducteurs comprenant au moins un circuit d'amplificateur de détection pour lire des données détectées depuis des cellules de mémoire sélectionnées dans une matrice mémoire et au moins un circuit de référence. Chacun desdits circuits de référence est une réplique desdits circuits d'amplificateur de détection et est couplé à une unité de commande. Enoncé brièvement, l'unité de commande est conçue et exploitée afin de générer un signal de régulation injecté aux circuits d'amplificateur de détection pour compenser tous les types de dérives induites par variation PVT et pour maintenir un fonctionnement correct des circuits d'amplificateur de détection indépendants de variations PVT. Il convient de noter que le dispositif de mémoire à semi-conducteurs selon l'invention peut comprendre uniquement un circuit d'amplificateur de détection et/ou un circuit de référence. Toutefois, par souci d'exhaustivité, la description suivante sera effectuée en référence à un mode de réalisation comprenant une pluralité de circuits d'amplificateur de détection et de circuits de référence. Pour faciliter la représentation, la pluralité de circuits d'amplificateur de détection et de circuits de référence sont discriminés par un nombre d'indice de 1 à n avec l'indice « i » correspondant à un entier relatif entre 1 et n, et 1 à m avec l'indice « j » correspondant à un entier relatif entre 1 et m, respectivement. La figure 2 illustre schématiquement les principes de l'invention. Une série de circuits d'amplificateur de détection SA' i 1 n, sont prévus pour lire des données détectées depuis des cellules de mémoire sélectionnées dans une matrice mémoire. Par exemple, les circuits d'amplificateur de détection SA, peuvent être similaires à celui de la figure 1, mais ils peuvent être d'un type quelconque de circuits d'amplificateur de détection qui détectent une ligne de bits BL par rapport à une tension de référence externe, c'est-à-dire une tension de référence non générée in situ. Tous les circuits d'amplificateur de détection SA1 sont identiques. Les circuits de référence RSAJ, j = 1 m, sont des répliques des circuits d'amplificateur de détection, leurs conceptions sont identiques. En particulier, les transistors d'un circuit de référence RSAJ, j = 1 m, sont conçus pour présenter les mêmes propriétés que les transistors d'un circuit d'amplificateur de détection SA' par exemple en ce qui concerne leur type, les largeurs et les longueurs de canal, ou les niveaux de dopage. Tous les circuits de référence RSAJ sont identiques aux circuits d'amplificateur de détection SA,. En conséquence, à titre d'exemple, un circuit de référence RSAJ peut être le circuit de la figure 1 si le circuit d'amplificateur de détection SA, est également le circuit de la figure 1.
Chaque circuit d'amplificateur de détection SA, et chaque circuit de référence RSAJ ont : - une borne d'entrée/sortie référencée à une ligne de bits I/O-BL pour détecter des données depuis et écrire des données vers une ligne de bits, par exemple correspondant au second noeud d'entrée/sortie N2 connecté à la ligne de bits BL pour le circuit de la figure 1, - une borne d'entrée référencée à un signal de référence I/O-R qui peut également servir éventuellement de borne de sortie de données, par exemple correspondant au premier noeud d'entrée/sortie N1 pour le circuit de la figure 1, - des moyens pour évaluer les données lues depuis une ligne de bits connectée, - des moyens pour réécrire ou rafraîchir des données vers la cellule de mémoire de ligne de bits connectée, et - si besoin est, des moyens pour précharger la ligne de bits BL ou toute autre charge connectée à la borne I/O-BL.
Chaque circuit de référence RSAJ a une sortie OUTJ connectée à une entrée d'une unité de commande CU, et connectée à une charge de sortie OL. La charge de sortie OL peut être réalisée au moyen de simples condensateurs connectés à une tension continue Vo, comme illustré sur la figure 2. La tension continue Vo est choisie pour être un point de fonctionnement approprié pour les condensateurs et empêchant ainsi un claquage du diélectrique et une fuite. De préférence, la tension continue Vo est égale à VL+(VH-VL)/2, VL et VII étant les niveaux de tension bas et haut des tensions de fonctionnement des circuits d'amplificateur de détection SA, et des circuits de référence RSAJ, respectivement, définissant les niveaux de tension bas et haut logiques, respectivement.
Une fois qu'une opération de détection est effectuée de façon connue de l'homme du métier, les tensions des sorties OUTJ des circuits de référence RSAJ sont obtenues. Les tensions des sorties OUTj représentent la grandeur physique de sortie de laquelle le signal de régulation REG est dérivé par l'intermédiaire d'un moyennage dans le temps et/ou l'espace. Le réseau de régulation générant le signal de régulation REG fournit ledit signal de régulation REG à chaque amplificateur de détection SA, et à chaque circuit de référence RSAJ. Le réseau de régulation comprend une unité de commande CU configurée pour sommer les grandeurs physiques de chaque sortie OUTJ dudit circuit de référence RSAJ et une valeur moyenne cible. Lesdites grandeurs physiques de ladite sortie OUTJ dudit circuit de référence RSAJ et ladite valeur moyenne cible sont sommées avec des signes opposés. Chaque circuit de référence RSAJ est exploité comme un circuit d'amplificateur de détection SA, habituel. Le résultat de lecture d'un circuit de référence RSAJ résulte d'un processus aléatoire impliquant les variations PVT et le signal de régulation REG fourni audit circuit de référence RSAJ. Le signal de régulation REG fourni à un circuit de référence RSAJ commande la valeur moyenne, dans l'espace et le temps, de la grandeur physique délivrée sur la sortie OUTJ dudit circuit de référence RSAJ. En conséquence, les variations PVT sont compensées par le biais du moyennage de la grandeur physique de sortie effectué par le réseau de régulation et les circuits de référence exploités dynamiquement RSAJ. Dans les modes de réalisation donnés à titre d'exemple représentés sur les figures 2, 3, et 5, l'unité de commande CU somme les tensions des sorties OUT, des circuits de référence RSAJ avec une tension moyenne cible jouant le rôle de valeur moyenne cible. La tension moyenne cible est égale à la valeur moyenne des tensions de fonctionnement, c'est-à-dire VLI-(VH-VL)/2. Les tensions des sorties de circuit de référence OUTJ sont sommées avec un signe négatif alors que la tension moyenne cible VL+(VH-VL)/2 est sommée avec un signe positif. Dans de tels modes de réalisation avec plusieurs circuits de référence RSAJ, les contributions des sorties OUTJ des circuits de référence RSAJ sont sommées et mises en moyenne dans l'unité de commande CU. Dans les modes de réalisation représentés sur les figures 3 et 5, cela est effectué au niveau de l'entrée inverseuse de l'amplificateur opérationnel, mis en évidence comme le noeud SUM sur ces figures.
L'unité de commande CU délivre ensuite le signal de régulation REG sur la base de ladite somme, ledit signal de régulation REG étant injecté dans chaque dit circuit d'amplificateur de détection SA, régulier et chaque dit amplificateur de détection de référence RSAJ. La différence pondérée résultante entre les tensions des sorties de circuit de référence OUTJ et la tension moyenne cible est utilisée pour générer un signal de régulation REG qui est injecté aux bornes d'entrée référencées à un signal de référence I/O-R de chaque dit circuit d'amplificateur de détection SA, et de chaque dit circuit de référence RSAJ. En conséquence, la sortie de l'unité de commande CU est connectée à chaque dit circuit d'amplificateur de détection SA, et à chaque circuit de référence RSAJ. La moyenne dans le temps des tensions de sortie sommées des sorties de circuit de référence OUTJ est égale à la tension moyenne cible Vi±(Vm-VL)/2, qui est choisie pour représenter la valeur escomptée de tensions de sortie de circuit d'amplificateur de détection dans le temps dans le cas de données distribuées aléatoirement. Etant donné que les circuits de référence RSAJ et les circuits d'amplificateur de détection SA, sont identiques, les mêmes changements PVT se répercutent de façon similaire sur les circuits d'amplificateur de détection SA, et les circuits de référence RSA.J. Les changements PVT conduisent à des décalages des tensions d'entrée requises au niveau des bornes d'entrée référencées à un signal de référence I/O-R pour le fonctionnement correct de la sortie de circuit de référence OUT, et à son tour le circuit entier joue le rôle d'une boucle de régulation équilibrée fournissant le signal de régulation REG généré par l'unité de commande CU.
Le signal de régulation REG régulé compense tous les types de dérives induites par variation PVT et maintient un fonctionnement correct de tous les circuits d'amplificateur de détection SA, à l'intérieur d'un circuit plus grand comme une matrice mémoire, indépendamment de variations PVT. Il convient de noter que le signal de régulation REG est décrit comme une tension dans les exemples décrits (figures 3, 5, 6), mais il peut également être un courant.
Par exemple, le signal de régulation REG peut être utilisé comme le signal de référence REF dans le circuit d'amplificateur de détection de la figure 1 comme une référence pour des opérations de détection. En variante, le signal de régulation REG peut être une tension utilisée pour commander la seconde grille de commande (c'est-à-dire la grille de commande arrière) d'un ou plusieurs transistors de chaque dit circuit d'amplificateur de détection SA, et de chaque circuit de référence RSAJ. Le signal de référence REF peut alors être fourni de façon externe à l'amplificateur de détection SA, et le signal de régulation REG peut être appliqué à la grille de commande arrière BG2 du transistor T2, OU à la grille de commande arrière BG3 du transistor T3. Le signal de régulation REG généré par l'unité de commande CU peut être étendu par d'autres signaux de commande établis de façon externe. Dans l'exemple susmentionné, la grille de commande arrière BG2 du transistor T2 peut être commandée par le signal de régulation REG tandis que la grille de commande arrière BG3 du transistor T3 est 15 commandée par une tension externe, ou inversement, la grille de commande arrière BG3 du transistor T3 peut être commandée par le signal de régulation REG tandis que la grille de commande arrière BG2 du transistor T2 est commandée par une tension externe. En outre, au lieu d'utiliser des dispositifs FDSOI (Fully-Depleted Silicon- 20 On-Insulator, silicium sur isolant à déplétion totale) avec une grille avant et une grille de commande arrière, tout type de transistors à double grille peut être utilisé dans la structure montrée sur la figure 1, qui est un exemple non limitatif. De plus, il convient de noter que le principe et les modes de réalisation décrits sur les figures 2 à 6 ne requièrent pas un amplificateur de détection à simple entrée 25 réalisé en FDSOI ou tout autre type de technologie à double grille, mais peuvent être appliqués à des amplificateurs de détection asymétriques réalisés dans des technologies CMOS sur silicium standard également. La figure 3 montre une structure possible pour l'unité de commande CU. Chacune desdites sorties de circuit de référence OUTJ est connectée à l'unité de 30 commande CU par l'intermédiaire d'au moins un commutateur SWJ qui permet le découplage de l'unité de commande CU desdites sorties de circuit de référence OUTJ avant et pendant des opérations de détection des circuits d'amplificateur de détection SA, et des circuits de référence RSAi. Les commutateurs garantissent que les sorties OUTJ des circuits de référence RSAJ sont connectées à l'unité de commande CU uniquement pendant les trames de temps après qu'une décision a été prise dans l'opération de détection et avant la prochaine étape d'opération. Les signaux des sorties de circuit de référence OUTi sont sommés au niveau d'un noeud commun SUM sur la figure 3. Dans ce mode de réalisation, 5 l'unité de commande CU comprend un amplificateur opérationnel OA avec une entrée inverseuse et une entrée non inverseuse, la tension moyenne cible étant appliquée à ladite entrée non inverseuse tandis que ladite entrée inverseuse représente le noeud de sommation SUM. L'unité de commande CU comprend en outre un intégrateur ou un filtre 10 passe-bas réalisé par l'intermédiaire de la configuration représentée, où des résistances Ri sont agencées entre chaque sortie de circuit de référence OUTi et l'entrée inverseuse de l'amplificateur opérationnel OA, avec un condensateur commun C. Plus en détail, les résistances Rj sont agencées entre les commutateurs SWi et le noeud de sommation SUM, tandis que le condensateur 15 commun Cira est agencé entre ledit noeud de sommation SUM et la sortie de l'amplificateur opérationnel OA. Les figures 4a et 4b montrent deux exemples de commutateurs qui peuvent être utilisés. Le commutateur illustré sur la figure 4a est un seul transistor exploité à une tension de surattaque suffisamment élevée pour garantir une transmission 20 adéquate des tensions de sortie des circuits de référence RSAj. Le transistor peut être tout FET, c'est-à-dire tout transistor à effet de champ. Le commutateur illustré sur la figure 4b est une porte de transmission, où un transistor du type P 41 est associé en parallèle à un transistor du type N 42. Avec cette configuration, les deux transistors sont exploités en parallèle afin de 25 réaliser une résistance à l'état passant inférieure globale et une diminution de la dépendance de la résistance sur la tension à commuter. Les transistors peuvent être tout transistor FET. La figure 5 montre une autre structure possible pour l'unité de commande CU, qui est similaire à la structure illustrée sur la figure 3, mais les résistances Rj 30 sont remplacées par des condensateurs commutés Cj. Une des bornes de chaque condensateur C, est connectée entre un premier commutateur SWi et un second commutateur SWc,j, et la seconde borne du condensateur C, est mise à la masse ou connectée à toute autre tension continue. Les commutateurs SWi et SW,0 connectent les condensateurs Ci alternativement aux sorties OUTj du circuit de 35 référence RSA.j, au noeud de sommation commun SUM, ou les déconnectent également des deux noeuds, respectivement. Le premier commutateur SWJ sert également comme précédemment pour découpler l'unité de commande CU des sorties de circuit de référence OUTJ avant et pendant des opérations de détection des circuits de référence RSA,. Par exemple, les commutateurs SWJ et SWc,, peuvent être ceux illustrés sur la figure 4. La figure 6 montre un autre mode de réalisation dans lequel la sommation et l'intégration sont réalisées dans le domaine numérique et le signal de régulation REG est généré par l'intermédiaire d'un convertisseur numérique-analogique DAC. Un compteur-décompteur numérique CNT est utilisé pour calculer la moyenne des données de sortie sommées des circuits de référence RSAJ. Un compteur-décompteur est un compteur qui peut incrémenter ou décrémenter sa valeur en fonction des données d'entrée logiques. Chaque sortie de circuit de référence OUTJ est connectée à une entrée dudit compteur-décompteur numérique CNT, depuis lequel des données sont lues 15 dans le compteur CNT, commandé par un signal de déclenchement TRG, après une prise de décision par les circuits de référence RSAJ. La sortie de compteur est injectée au convertisseur numérique-analogique DAC, qui fournit le signal de régulation REG dans le domaine analogique pour les circuits de référence RSAJ ainsi que pour les circuits d'amplificateur de détection 20 SA,. Il est éventuellement possible de concevoir le compteur-décompteur CNT de manière à ce qu'il n'effectue qu'un pas si la valeur absolue des tensions de sortie sommées des circuits de référence RSAJ est supérieure à un entier relatif donné d, par ex. d = 2, 3, .... Ceci permet une diminution de l'activité de commutation, et une plus faible consommation d'énergie. Le signal de régulation REG est généré 25 par l'intermédiaire du moyennage des tensions des sorties de circuit de référence OUT, qui représentent les données d'entrée binaires de cette mise en oeuvre entièrement numérique de la configuration de circuit. Le moyennage peut être effectué dans le domaine temporel, comme décrit dans les modes de réalisation examinés, mais peut également être effectué 30 uniquement dans le domaine spatial, en utilisant suffisamment de circuits de référence RSAJ pour un moyennage acceptable. Un moyennage mixte dans le domaine temporel et spatial est possible également. Par conséquent, l'intégrateur des modes de réalisation représenté sur les figures 3 et 5 peut être omis et remplacé par une autre fonction d'intégration, par 35 exemple une fonction d'intégration plus simple dans le cas d'un nombre suffisamment élevé de circuits de référence RSAi pour compenser l'absence de l'intégrateur susmentionné. Le même raisonnement s'applique pour le compteurdécompteur CNT du mode de réalisation de la figure 6. L'unité de commande CU peut alors être mise en oeuvre sur une zone plus limitée.
En règle générale, dans chaque configuration, l'utilisation d'un plus grand nombre de circuits de référence RSAJ conduit à une stabilisation plus rapide du signal de régulation REG.

Claims (14)

  1. REVENDICATIONS1. Dispositif de mémoire à semi-conducteurs comprenant : - au moins un circuit d'amplificateur de détection (SA,) pour lire des données détectées depuis des cellules de mémoire sélectionnées dans une matrice mémo ire, caractérisé en ce qu'il comprend également : - au moins un circuit de référence (RSAJ), chaque dit circuit de référence (RSAJ) étant une réplique dudit circuit d'amplificateur de détection (SA,) et ayant une sortie (OUT) par l'intermédiaire de laquelle ledit circuit de référence (RSAJ) délivre une grandeur physique de sortie, - un réseau de régulation fournissant un signal de régulation (REG) à chaque dit circuit d'amplificateur de détection (SA,) et à chaque dit circuit de référence (RSAJ), où ledit signal de régulation (REG) est dérivé d'un moyennage de ladite grandeur physique de sortie dans le temps et/ou l'espace.
  2. 2. Dispositif de mémoire à semi-conducteurs selon la revendication 1, dans lequel le réseau de régulation comprend une unité de commande (CU) configurée pour sommer les grandeurs physiques de chaque sortie (OUT) dudit circuit de référence (RSAJ) et une valeur moyenne cible, dans lequel lesdites grandeurs physiques de ladite sortie (OUTJ) dudit circuit de référence (RSAJ) et ladite valeur moyenne cible sont sommées avec des signes opposés, ladite unité de commande délivrant un signal de régulation (REG) sur la base de ladite somme, ledit signal de régulation (REG) étant injecté dans chaque dit circuit d'amplificateur de détection (SA,) régulier et chaque dit circuit de référence (RSAJ).
  3. 3. Dispositif de mémoire à semi-conducteurs selon la revendication 2, dans lequel la valeur moyenne cible est une tension de VL+(VH-VL)/2, VL et VH étant respectivement des niveaux de tension bas et haut des tensions de fonctionnement des circuits d'amplificateur de détection (SA,) et des circuits de référence (REFJ), définissant les niveaux logiques bas et haut respectifs.
  4. 4. Dispositif de mémoire à semi-conducteurs selon l'une quelconque des revendications précédentes, dans lequel chacune desdites sorties de circuit deréférence (OUT) est connectée à un condensateur connecté à une tension continue (Vo).
  5. 5. Dispositif de mémoire à semi-conducteurs selon l'une quelconque des revendications précédentes, dans lequel le signal de régulation (REG) est une moyenne dans le temps et/ou dans l'espace de la différence entre la somme desdites grandeurs physiques de sortie de chaque dit circuit de référence (RSAJ) et ladite valeur moyenne cible.
  6. 6. Dispositif de mémoire à semi-conducteurs selon l'une quelconque des revendications précédentes, dans lequel le signal de régulation (REG) est une tension utilisée comme une tension de référence par chaque dit circuit d'amplificateur de détection (SA,) et par chaque circuit de référence (RSAJ).
  7. 7. Dispositif de mémoire à semi-conducteurs selon l'une quelconque des revendications précédentes, dans lequel l'unité de commande (CU) comprend un amplificateur opérationnel (OA) avec une entrée inverseuse et une entrée non inverseuse, la valeur moyenne cible étant appliquée à ladite entrée non inverseuse tandis que ladite entrée inverseuse est connectée à chaque dite sortie de circuit de référence (OUT) par l'intermédiaire d'au moins un commutateur et/ou une résistance et/ou un condensateur.
  8. 8. Dispositif de mémoire à semi-conducteurs selon la revendication 7, dans lequel chaque dite sortie de circuit de référence (OUT) est connectée à l'unité de commande (CU) par l'intermédiaire d'au moins un commutateur (SWJ) qui permet le découplage de l'unité de commande (CU) de ladite sortie (OUT) avant et pendant des opérations de détection dudit au moins un circuit d'amplificateur de détection (SA,) et dudit au moins un circuit de référence (RSAJ).
  9. 9. Dispositif de mémoire à semi-conducteurs selon l'une quelconque des revendications 7 à 8, dans lequel l'unité de commande (CU) comprend un intégrateur.
  10. 10. Dispositif de mémoire à semi-conducteurs selon la revendication 9, dans lequel l'intégrateur comprend des résistances (Ri) connectées à chaque sortie de circuit de référence (OUT) et à un noeud de sommation (SUM), et un condensateur d'intégration commun
  11. 11. Dispositif de mémoire à semi-conducteurs selon la revendication 9 ou 10, dans lequel l'intégrateur comprend une configuration à capacités commutées (Ci) associée à chaque sortie de circuit de référence (OUT). 10
  12. 12. Dispositif de mémoire à semi-conducteurs selon les revendications 1 à 6, dans lequel l'unité de commande comprend - un compteur-décompteur numérique (CNT), chaque sortie de circuit de référence (OUT) étant connectée à une entrée dudit compteur-décompteur numérique (CNT), 15 - un convertisseur numérique-analogique (DAC) pour convertir le signal de sortie numérique dudit compteur-décompteur numérique (CNT) en le signal de régulation (REG) devant être injecté dans chaque circuit d'amplificateur de détection (SA,) et chaque circuit de référence (RSAJ). 20
  13. 13. Mémoire à semi-conducteurs comprenant un dispositif de mémoire à semi-conducteurs selon l'une quelconque des revendications 1 à 12.
  14. 14. Procédé d'exploitation d'un dispositif de mémoire à semi- conducteurs selon l'une quelconque des revendications 1 à 12, comprenant les 25 étapes consistant à - exploiter de façon similaire chaque circuit d'amplificateur de détection (SA,) et chaque circuit de référence (RSAi), - générer un signal de régulation (REG) dans le réseau de régulation à partir des grandeurs physiques de chaque sortie (OUT) desdits circuits de 30 référence (RSAJ) et appliquer ledit signal de régulation (REG) au circuit d'amplificateur de détection (SA,) et aux circuits de référence (RSAi).
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