FR2965645A1 - Methode de test pour dispositifs electroniques integres a semi-conducteur et architecture de test correspondante - Google Patents
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Abstract
On décrit une méthode de test d'au moins un dispositif DUT (15) équipé d'un circuit de test intégré (20) et en communication avec au moins un testeur ATE (30) où l'on envoie des messages / instructions / signaux de test / informations (INF) exclusivement du testeur ATE (30) au dispositif DUT (15). On décrit aussi une architecture de test (35) pour implémenter une telle méthode de test.
Description
B10641 - SCH354BFR 1 Titre : "Méthode de test pour dispositifs électroniques intégrés à semi-conducteur et architecture de test correspondante" X X X * x DESCRIPTION Domaine d'application
La présente invention concerne une méthode de test de dispositifs électroniques intégrés à semi-conducteur.
. . Plus particulièrement, l'invention concerne une méthode de test d'au moins un dispositif DUT équipé d'un circuit de test intégré et connecté à au moins un testeur ATE.
. L'invention concerne aussi une architecture de test pour implémenter une telle méthode de test.
L'invention concerne en particulier, mais non exclusivement, les méthodes de test pour les procédés de sélection électrique des tranches et la description qui suit est faite en regard à ce domaine d'application rien que pour en simplifier la description.
ARRIERE-PLAN TECHNOLOGIQUE
Comme l'on connaît bien, le procédé de sélection électrique de dispositifs effectuée sur tranches, c'est-à-dire le test EWS (acronyme de "Electrical-Wafer-Sorting"), prévoit la connexion électrique d'un testeur ou ATE (acronyme de "Automatic Test Equipment") qui effectue des mesures sur une tranche comprenant des composants électroniques à tester ou sélectionner ou inspecter, en particulier des puces, généralement indiqués aussi comme dispositifs DUT (acronyme de "Device Under Test"). Une portion d'un système de test est B10641 - SCH354BFR 2 schématiquement illustrée sur la Figure 1, globalement indiquée avec 1.
L'interface entre un véritable testeur ATE 2 et une tranche 8 comprenant une pluralité de dispositifs à tester ou sélectionner, en particulier des puces (indiquées aussi comme circuits intégrés ou 1C, acronyme de "lntegrated Circuit") est une carte à pointes 4, qui est essentiellement une carte ou « board H composée en définitive par une PCB (acronyme de "Printed Circuit Board") et par une tête de sonde 5 comprenant plusieurs centaines (souvent des milliers) de sondes ou palpeurs 6 qui connectent électriquement le testeur ATE 2 avec la
IO quasi-totalité de plages d'accueil ou plots 7 d'un dispositif DUT à tester.
En outre, une interface ou carte de test (Test Board) 3 peut être éventuellement interposée, comme dans le cas illustré sur la Figure 1, entre le testeur ATE 2 et la carte à pointes 4. En particulier, la carte de test 3 comprend d'habitude des circuits supplémentaires
15 nécessaires pour le test du au moins un dispositif DUT.
En général, la tranche 8 rassemble une pluralité de dispositifs DUT à tester, et au cours des phases de test elle est positionnée sur un support appelé plateau 9, représenté dans la portion du système de test 1, et appartenant à un appareil appelé prober (non illustré sur la
20 figure), ce support étant donc indiqué aussi comme plateau du prober.
Le nombre de plots 7 nécessaires pour un certain test peut être inférieur ou égal au nombre total de plots présents sur le dispositif DUT à tester.
On procède de façon semblable même si sur les dispositifs 25 DUT ou puces il y a des protubérances (ou bossages en saillie) de B10641 - SCH354BFR 3 contact plutôt que des plots, comme il est bien connu des hommes du métier.
En particulier, on doit connecter à l'ATE tous les plots 7 du dispositif ou des dispositifs DUT (dans le cas de plus en plus fréquent de tests en parallèle de plusieurs dispositifs en même temps) qui sont nécessaires pour le test, mais on utilise généralement la quasi-totalité des plots présents sur le(s) dispositif(s) DUT, comme le montre schématiquement la Figure 2.
Avant que chaque puce soit encapsulée dans un boîtier (package) correspondant, on effectue donc le test de la puce elle-même encore sur tranches 8, utilisant les sondes 6 qui sont connectées directement aux plots 7 de la puce et qui effectuent donc le prétendu sondage des plots 7 avec lesquels elles entrent en contact.
Après le test, la tranche 8 est coupée et les puces dont on a prouvé le bon fonctionnement sont assemblées dans leur boîtier, prêtes pour des phases ultérieures du procédé, comprenant aussi phases de test final dans le boîtier dans lequel elles ont été assemblées.
D'une manière analogue au test sur les tranches, le testeur ATE est capable en particulier d'effectuer un test final ou FI {acronyme de "Final Test") de ce qui est contenu dans le boîtier comprenant une puce donnée, se connectant électriquement aux connexions du boîtier lui-même.
Dans le cas de systèmes SiP (acronyme de "System In Package") on peut avoir d'autres situations même très complexes suite à la création de connexions électriques entre les différentes parties (puce, B 10641 - SCH354BFR 4 composants passifs, PCB, ...) du système, ces situations étant bien connues aux hommes du métier et en particulier aux spécialistes de test.
Un appareil de test de ce type peut être utilisé aussi pour le test WLBI (Wafer Level Hum-In), c'est-à-dire un test électrique qui s'effectue sur les puces testées (même à haute température) en présence de stress.
D'une manière analogue, on procède de même pour un système électronique quelconque, plus ou moins complexe, où ce système est connecté à l'ATE qui en vérifie les fonctionnalités, et PAPE est connecté aux ressources du système, et ces connexions sont mises à disposition par le système par l'intermédiaire de plots (pour les puces sur tranches), protubérances (pour les puces sur tranches ou encapsulées dans un boîtier) ou plus en général avec des connecteurs appropriés, qui seront ensuite en tout cas appelés ressources.
On connaît bien aussi que pour le test de la partie numérique du DUT ou circuit numérique il convient d'utiliser des techniques de balayage, basées sur chaînes de balayage et ATPG (acronyme de "Advanced Test Pattern Generator" ). En particulier, prenant en considération un réseau logique générique avec éléments combinatoires et séquentiels, les chaînes de balayage sont créés en remplaçant les bascules (flip-flop) FF de ce réseau logique avec des bascules de balayage FF à l'entrée desquelles on positionne un circuit approprié qui est en général un multiplexeur capable de créer les chaînes de balayage désirées pendant la phase de test du circuit numérique. Cette phase de B10641 - SCH354BFR test est généralement appelée mode de test, pour la distinguer du fonctionnement normal du circuit, indiqué indifférentement avec mode usager, mode normal ou normal.
Un signal de contrôle est utilisé pour commuter le dispositif
5 DUT de la configuration en mode usager à la configuration en mode de test, de sorte à créer dans le circuit numérique la chaîne de balayage générique qui est en fait un registre à décalage (shift register) qui rassemble au moins une partie des éléments de mémoire (bascule) du circuit numérique du dispositif DUT.
IO Plus en particulier, les chaînes de balayage de test du circuit numérique du dispositif DUT en configuration de mode de test sont préchargées avec des valeurs appropriées et pour vérifier le bon fonctionnement du circuit numérique lui-même. Ces valeurs sont appelées indifféremment vecteurs d'essai, vecteurs de balayage,
15 vecteurs de test ou test vector.
Grâce à ce qui précède, on réduit considérablement le nombre de combinaisons que les signaux en entrée doivent prendre afin de démontrer le bon fonctionnement du circuit numérique lui-même, vérifiant pour chaque combinaison en entrée que la valeur des sorties
20 soit correcte.
En fait, les chaînes de balayage sont préchargées avec les vecteurs d'essai, qui sont ensuite appliqués à un réseau combinatoire qui est connecté aux sorties des différentes bascules des chaînes de balayage elles-mêmes. Pendant l'application des vecteurs d'essai au
25 réseau combinatoire on règle aussi les valeurs d'entrée principale ou B10641 - SCH354BFR 6 impulsions PI (acronyme de "Primary Inputs") du circuit numérique.
Par rapport à ces impulsions PI, et aux vecteurs d'essai préchargés dans les chaînes de balayage, il en dérive que les sorties du réseau combinatoire et les éléments de mémoire (bascules) des chaînes de balayage prennent une certaine valeur, indiquée aussi comme signature.
Les signatures de sortie sont ensuite téléchargées des chaînes de balayage et on lit aussi les valeurs de sortie PO (acronyme de Primary Outputs), qui sont ensuite comparées par l'ATE 2 avec les valeurs attendues afin de démontrer le bon fonctionnement du circuit numérique.
En somme, c'est toujours le testeur ATE 2 qui fournit en entrée au circuit numérique du DUT et qui charge les vecteurs d'essai mais aussi qui télécharge les signatures en sortie et qui les analyse. A présent entre le testeur ATE et l'au moins un dispositif DUT il existe donc un échange bidirectionnel d'informations par l'intermédiaire de signaux qui vont de l'ATE 2 au dispositif DUT et vice versa.
Le nombre de bascules qui sont présentes dans les chaînes de balayage et le nombre de chaînes de balayage détermine évidemment le temps nécessaire à charger les vecteurs d'essai et télécharger les signatures de sortie.
Par conséquent, si les chaînes de balayage sont peu profondes (c'est-à-dire qu'elles comprennent un nombre limité de bascules) on réduit le temps de test. En tout cas, il faut aussi tenir compte du fait que les testeurs ATE ont un nombre limité de canaux numériques ou B10641 - SCH354BFR 7 ressources auxquels on doit connecter les chaînes de balayage, et ce nombre de ressources détermine le nombre de chaînes de balayage qu'on peut créer dans le circuit numérique.
On connaît donc l'utilisation des techniques de compression ou de compression de balayage pour réduire la profondeur des chaînes de balayage, en augmentant en même temps le nombre des chaînes de balayage elles-mêmes.
Pour effectuer le test par compression de balayage deux circuits appropriés sont positionnés à l'entrée et à la sortie des chaînes de balayage, le premier circuit effectuant la décompression des vecteurs d'essai à l'entrée des chaînes de balayage, et le deuxième circuit effectuant la compression des signatures de sortie des chaînes de balayage.
Par conséquent l'ATE 2 fournit en entrée les vecteurs d'essai comprimés et il recueillit en sortie les signatures de sortie comprimées.
Grâce à la compression de balayage on arrive à obtenir un facteur de compression de dix ou supérieur sur la base du circuit particulier considéré.
Les vecteurs d'essai et les signatures de sortie sont générés d'habitude par un instrument logiciel approprié appelé ATPG (acronyme de "Advanced Test Pattern Generator"), qui dans ses versions avancées fournit aussi les vecteurs d'essai et les signatures de sortie comprimés.
La compression des signatures de sortie peut être aussi remplacée par leur compaction. Par exemple pour la compaction des signatures on peut utiliser un MISR (Multiple Input Shift Register).
B10641 - SCH354BFR 8 La compression diffère de la compaction par le fait que avec la compression on n'a pas de perte d'information (et donc on peut reconstruire la réponse originelle du circuit numérique concerné), tandis que avec la compaction on a une perte d'information (et donc on ne peut pas reconstruire la réponse originelle du circuit lui--même).
D'une manière connue, on peut avoir aussi des états d'indifférence ou inconnus (unknown) indiqués en général avec X. Il est important d'éviter la propagation de ces états inconnus car ils peuvent altérer les signatures de sortie correspondantes. Ce bloc de propagation est obtenu en particulier par l'intermédiaire de techniques et circuits qui masquent et/ou bloquent les sources qui génèrent ces états inconnus, en évitant justement leur propagation.
On connaît aussi des dispositifs DUT équipés aussi de circuits ou systèmes d'autotest ou self test intégrés du type BIST (acronyme de "Built In Self Test"), particulièrement utilisés dans le cas de test des circuits numériques correspondants, comme le système illustré sur la Figure 3, globalement indiqué avec 10.
En particulier, pendant son fonctionnement normal, le dispositif DUT 10 n'utilise pas ses circuits d'autotest BIST et il communique avec le monde extérieur par l'intermédiaire des entrées PI et des sorties PO, tandis que en mode de test les circuits d'autotest BIST sont activés.
Le dispositif DUT 10 est équipé en particulier d'une portion numérique ou circuit numérique 11 ainsi que d'une circuiterie d'autotest, comprenant en particulier un bloc (c'est-à-dire un circuit B10641 - SCH354BFR 9 approprié) générateur 12 ou test pattern generator (TPG) qui génère automatiquement les vecteurs d'essai qui sont appliqués aux entrées du circuit numérique 11, tandis que ses signatures de sortie sont portées à un bloc ultérieur, en particulier un bloc 13 d'analyse ou bloc ORA (acronyme de "Output Response Analyzer") qui les compacte et/ou les comprime et les compare avec les signatures compactées et/ou comprimées attendues, contenues dans le système de test.
Toutes les opérations de test sont pourtant contrôlées par un contrôleur 14 indiqué avec BIST Controller qui fournit en sortie un résultat du test binaire, qui prend les valeurs Good (pour un test arrivé à bon port) ou Fail (pour un échec du test). Normalement, un multiplexeur Mux est interposé entre le bloc générateur 12 et le circuit numérique 11.
Le contrôleur 14 reçoit en particulier un signal de commutation pour choisir le mode de fonctionnement du dispositif DUT 10, entre un mode normal et un mode de test comme susmentionné et il fournit donc en entrée au circuit numérique 11 un signal de reconfiguration Reconf.
En particulier, le bloc générateur 12 génère les vecteurs de test et il les transmet, par l'intermédiaire du multiplexeur Mux, au circuit numérique 11. Dans le bloc 13 d'analyse on prévoit des bancs de mémoire appropriés ou quand même un circuit algorithmique dans lequel les signatures attendues sont câblées par le circuit numérique 11: le bloc 13 d'analyse compare la réponse du circuit numérique 11, en réponse aux impulsions d'entrée, avec ces signatures mémorisées et il B10641 - SCH354BFR 10 transmet le résultat au contrôleur 14.
Il convient de noter que le bloc générateur 12 et le bloc 13
d'analyse sont tous les deux câblés et donc difficiles à modifier.
Des circuits supplémentaires pour le diagnostic de l'échec peuvent être pris en considération.
Aussi dans le cas de circuits BIST il faut faire attention aux états inconnus, pour obtenir quand même des circuits robustes, indiqués aussi comme circuits X-tolérants.
Il est aussi connu d'effectuer le test d'au moins un circuit .intégré utilisant des signaux à radiofréquence RF éventuellement superposés à une ligne d'alimentation ou power line. Alternativement, ces signaux RF peuvent être échangés par l'intermédiaire d'ondes électromagnétiques utilisant un canal sans fil.
En particulier, les signaux RF sont reçus ou transmis utilisant des blocs émetteur-récepteur/transpondeur, qui dans le cas d'un canal de communication sans fil sont connectés à des antennes, qui peuvent être de type diffèrent, par exemple à dipôle magnétique ou à dipôle de Hertz ou de type capacitif ou autre.
L'ampleur des cas considérés comporte de fait que le test d'un dispositif DUT intégré sur tranches est souvent abordé cas par cas en étudiant une technique appropriée de DFT (acronyme de "Design For Test") à appliquer au dispositif particulier DUT selon un type bien défini de testeur ATE.
Toutefois la complexité croissante des circuits intégrés et les ressources limitées d'un testeur générique ATE souvent ne permettent B10641 - SCH354BFR 11 pas d'avoir des parallélismes de test élevés, et cela augmente les coûts du test lui-même.
De plus la complexité élevée implique un échange élevé d'informations entre le testeur ATE et le dispositif DUT, qui va compliquer ultérieurement l'architecture du testeur ATE, en augmentant son coût, par exemple en raison des mémoires de dimensions élevées.
De plus, dans le cas d'un test utilisant des signaux superposes à la power fine ou par l'intermédiaire d'un canal de communication sans fil, le dispositif DUT se complique aussi suite à la présence là--dedans de blocs émetteur-récepteur/transpondeur appropriés (indiqués aussi avec RxTx).
L'approche classique consiste donc à appliquer les techniques de DFT à un dispositif particulier DUT, vu qu'il est répété tel quel sur toutes les tranches sur lesquelles on doit effectuer le test, et ce test consiste en l'échange bidirectionnel d'informations entre le testeur ATE et le dispositif DUT.
Le problème technique â la base de la présente invention est de concevoir une méthode de test d'un dispositif DUT quelconque, plus ou moins complexe, ayant de telles caractéristiques structurelles et fonctionnelles permettant de réduire les coûts de test dépassant les limites et les inconvénients qui affectent les méthodes selon l'art antérieur.
Sommaire de l'invention L'idée de solution à la base de la présente invention est B10641 - SCH354BFR 12 d'utiliser une méthode de test où l'on n'a qu'une transmission unidirectionnelle de signaux, et en particulier où les signaux transitent seulement du testeur ATE vers l'au moins un dispositif DUT à tester.
Sur la base de cette idée de solution le problème technique est résolu par une méthode de test d'au moins un dispositif DUT équipé d'un circuit de test intégré et en communication avec au moins un testeur ATE où l'on envoie des messages / instructions / signaux de test / informations exclusivement dudit testeur ATE audit dispositif DUT.
Plus en particulier, l'invention comprend les caractéristiques supplémentaires et facultatives suivantes, prises individuellement ou à l'occurrence en combinaison.
Selon un aspect de l'invention, cette méthode de test peut comprendre aussi les phases de: - effectuer un test sur la base desdits messages / instructions / signaux de test / informations;
comparer les résultats obtenus par ledit test sur la base de réponses attendues spécifiées par une partie desdits messages j instructions / signaux de test / informations; et - générer au moins une information de résultat qui prend une première valeur en cas de correspondance desdits résultats obtenus avec lesdites réponses attendues, et une deuxième valeur en cas de non correspondance desdits résultats obtenues avec lesdites réponses attendues.
Selon un autre aspect de l'invention, cette méthode de test 2965-6-4-5- B 10641 - SCH354BFR 13 peut comprendre ultérieurement une phase de mémorisation de ladite information de résultat dans un bloc résultat dudit au moins un dispositif DUT.
En particulier, selon cet aspect de l'invention, la méthode de 5 test peut comprendre ultérieurement une phase de lecture de ladite information de résultat dans ledit bloc résultat.
Toujours selon cet aspect de l'invention, la méthode de test peut comprendre ultérieurement une phase d'élimination dudit au moins un dispositif DUT au cris où ladite information de résultat lue par
10 ledit bloc résultat pendant ladite phase de lecture a ladite deuxième valeur.
Le problème est aussi résolu par une architecture de test du type comprenant au moins un dispositif DUT équipé d'au moins un circuit et associé â un testeur ATE, caractérisée en ce que ledit au
15 moins un dispositif DUT reçoit des informations et il comprend un circuit de test intégré recevant au moins un signal de réponse attendue correspondant â une condition de bon fonctionnement dudit au moins un circuit, ledit circuit de test intégré comprenant des moyens pour la comparaison entre ledit signal de réponse attendue et une réponse en
20 sortie dudit au moins un circuit et des moyens pour la génération d'une information de résultat qui prend une première valeur en cas de correspondance entre ladite réponse en sortie et ledit signal de réponse attendue, et une deuxième valeur en cas de non correspondance entre ladite réponse en sortie et ledit signal de réponse attendue.
25 Selon un aspect de l'invention, ledit circuit de test intégré B10641 - SCH354BFR 14 dudit au moins un dispositif DUT peut comprendre au moins un bloc décodeur d'entrée, connecté à une antenne par l'intermédiaire d'un récepteur pour recevoir lesdites informations, parmi lesquelles ledit signal de réponse attendue, et ledit testeur ATE peut comprendre au moins un émetteur connecté à une antenne pour réaliser un canal de communication sans fil entre ledit au mains un dispositif DUT et ledit testeur ATE.
Selon un autre aspect de l'invention, cette architecture de test peut comprendre au moins un canal de communication câblé de connexion entre ledit testeur ATE et ledit au moins un dispositif DUT pour. la transmission d'informations vers ledit au moins un dispositif DUT par l'intermédiaire de signaux du type électrique.
Ultérieurement, selon un aspect de l'invention, ledit circuit de test intégré dudit au moins un dispositif DUT peut comprendre au moins un bloc décodeur contenant à son tour une interface sérielle à haute vitesse connectée à un terminal d'entrée numérique à haute vitesse pour la réception d'informations pour ledit au moins un dispositif DUT.
Selon un autre aspect de l'invention, ledit circuit de test intégré peut comprendre au moins un récepteur pour signaux à radiofréquence.
En outre, selon un autre aspect de l'invention, ledit circuit de test intégré peut comprendre au moins un bloc résultat recevant ladite information de résultat.
Selon cet aspect de l'invention, ledit bloc résultat comprend B10641 - SCH354BFR 15 au moins un entre:
- élément de mémoire non volatile, où l'on écrit ladite information de résultat;
- une mémoire non volatile du type FAMOS; - un élément fusible;
- un élément antifusible;
un émetteur connecté audit récepteur dudit au moins un dispositif DUT employant la technique de modulation de charge;
un émetteur connecté à au moins 'une ligne filaire dudit au .moins un dispositif DUT employant une technique de communication consistant à varier au moins un paramètre électrique de ladite au moins une ligne filaire.
Ultérieurement, selon un aspect de l'invention, ledit au moins un circuit peut comprendre un bloc de décompression et un bloc de compression ou compaction pour comprimer ou compacter une signature de sortie avant de l'envoyer auxdits moyens pour la comparaison avec ledit signal de réponse attendue, éventuellement comprimé ou compacté d'une manière analogue.
Ultérieurement, selon un aspect de l'invention, cette architecture de test peut comprendre une pluralité de dispositifs DUT en communication avec ledit testeur ATE.
Enfin, selon un aspect de l'invention, ledit au moins un circuit peut comprendre un ou plusieurs entre:
- circuits numériques; - circuits analogiques; B10641 - SCH354BFR 16 - circuits RF;
- circuits MEMS; et
- circuits différents des précédents.
Les caractéristiques et les avantages de la méthode de test et de l'architecture de test selon l'invention apparaîtront dans la description suivante d'un exemple de réalisation donné à titre indicatif et non limitatif se référant aux figures annexées.
Brève description des figures
Dans les figures: - la Figure 1 montre schématiquement une portion d'un système de test réalisé selon l'art antérieur,
- la Figure 2 montre schématiquement un dispositif DUT connu à tester équipé d'une pluralité de plots de contact;
- la Figure 3 montre schématiquement un dispositif DUT équipé d'un circuit d'autotest B1ST réalisé selon l'art antérieure;
- la Figure 4 montre schématiquement un dispositif DUT équipé d'un circuit de test intégré et capable d'implémenter une méthode de test unidirectionnel selon l'invention;
les Figures 5A et 5B montrent schématiquement des architectures de test pour implémenter la méthode de test unidirectionnel selon l'invention;
- les Figures 6A-6D montrent schématiquement des variantes de réalisation d'un détail du dispositif DUT équipé d'un circuit de test intégré selon l'invention; - les Figures 7A et 7B montrent schématiquement les flux B10641 - SCH354BFR 17 de test de circuits intégrés comprenant au moins un flux de test unidirectionnel selon l'invention;
- les Figures 8A, 8B et 9 montrent schématiquement des variantes de réalisation d'une architecture de test pour implémenter la méthode de test unidirectionnel selon l'invention; et
- les Figures 10-13 montrent schématiquement des variantes de réalisation d'un dispositif DUT équipé d'un circuit de test intégré et capable d'implémenter une méthode de test unidirectionnel selon l'invention.
Description détaillée
Se référant aux figures, la Figure 4 montre schématiquement un dispositif DUT, globalement indiqué avec 15, comprenant au moins une portion numérique, ou circuit numérique 16 et une circuiterie restante ou circuit non numérique 17, par exemple comprenant des composants analogiques, à radiofréquence (RF) ou du type MEMS (acronyme de "Micro Electm-Mechanical Systems") du dispositif DUT 15. Ces circuits ou composants sont aussi indiqués comme ressources du dispositif DUT 15.
En particulier, le dispositif DUT 15 comprend un mécanisme de test, tel qu'au moins un circuit de test ou une de ses parties du type décrit précédemment à propos de la technique antérieure.
Il convient de noter que les figures représentent des vues schématiques des différents éléments d'un appareil de test selon l'invention et elles ne sont pas dessinées à l'échelle, mais elles sont au contraire dessinées de façon à souligner les caractéristiques B10641 - SCH354BFR 18 importantes de l'invention, leur forme et position pouvant encore changer selon l'application désirée.
Selon un aspect de l'invention, le dispositif DUT 15 comprend en particulier un circuit de test intégré 20, connecté au circuit numérique 16 et au circuit non numérique 17 du dispositif DUT 15, par exemple par l'intermédiaire d'un multiplexeur 18.
Plus en particulier, le circuit de test intégré 20 comprend à son tour au moins un bloc (c'est-à-dire un circuit approprié) décodeur 21 d'entrée (Decoder), connecté à une antenne 22 et au multiplexeur 18, ainsi qu'un bloc analyseur .23 de réponses en sortie (Output Response Analyzer).
Encore, le circuit de test intégré 20 comprend au moins un contrôleur 24 (Test Controller), connecté au circuit numérique 16 et au circuit non numérique 17 ainsi qu'à un bloc résultat 26 et au multiplexeur 18.
Selon un aspect de l'invention, le bloc décodeur 21 peut comprendre ou en tout cas être connecté à un récepteur 25 (Rx) connecté à l'antenne 22.
Plus en détail, le bloc décodeur 21 est connecté au contrôleur 24 et il lui fournit au moins un signal SW de commutation, qui prend en particulier une première valeur Normal correspondant à un mode de fonctionnement normal du dispositif DUT 15 et une deuxième valeur Test correspondant à un mode de test du dispositif DUT 15.
Selon un aspect de l'invention, le dispositif DUT 15 comprend donc au moins le récepteur 25 connecté à l'antenne 22 pour recevoir B10641 - SCH354BFR 19 des messages / instructions / signaux de test / informations INF qui sont ensuite convenablement décodés et utilisés dans le circuit de test intégré 20 du dispositif DUT 15 lui-même.
Pendant son fonctionnement normal, le dispositif DUT 15 n'utilise pas son circuit de test intégré 20 et il communique avec le monde extérieur par l'intermédiaire de ses terminaux normaux d'entrée et sortie, indiqués avec PI et PO respectivement pour le circuit numérique 16 et avec RI et RO respectivement pour le circuit non numérique 17.
Selon un aspect de l'invention, en rnode de test, en particulier à la réception d'un signal SW de commutation avec valeur Test, les informations INF reçues du bloc décodeur 21 par l'intermédiaire du récepteur 25 sont décodées, en partie utilisées par le contrôleur 24 et en partie envoyées à l'entrée du circuit numérique 16 qui fournit à son tour une signature OV de sortie. Plus en particulier, ces informations INF décodées comprennent au moins un vecteur TV d'essai et un signal ER de réponse attendue.
Convenablement, selon un aspect de l'invention, le signal ER de réponse attendue est toujours reçu par le récepteur 25 et transmis du bloc décodeur 21 au bloc analyseur 23, qui le compare avec la signature OV de sortie du circuit numérique 16 obtenue suite à l'application au circuit numérique 16 lui-même du vecteur TV d'essai. Plus en particulier, le bloc décodeur 21 transmet le vecteur TV d'essai au circuit numérique 16 par l'intermédiaire du multiplexeur 18.
Le circuit numérique 16 comprend éventuellement un bloc 19 B10641 - SCH354BFR 20 de décompression et un bloc 19' de compression ou compaction pour comprimer ou compacter la signature OV de sortie avant de l'envoyer au bloc analyseur 23 pour la comparaison avec le signal ER de réponse attendue, éventuellement comprimé ou compacté de façon analogue.
Ces blocs 19 de décompression et 19' de compression ou compaction permettent d'implémenter différentes techniques de DFT connues, telles que la décompression et compression ou compaction des impulsions ou vecteurs d'essai et signature.
Le bloc analyseur 23 transmet l'analyse AR de la réponse au contrôleur 24.
Après avoir effectué un test générique ou un flux de test, le contrôleur 24 envoie une information RES de résultat au bloc résultat 26, cette information RES de résultat pouvant prendre une première valeur Good en cas de résultat positif du test ou flux de test, c'est-à-dire en cas de correspondance entre la signature OV de sortie du circuit numérique 16 et le signal ER de réponse attendue fourni au bloc analyseur 23 du bloc décodeur 21, et une deuxième valeur Fail en cas d'échec du test ou flux de test, c'est-à-dire de non correspondance entre la signature OV de sortie du circuit numérique 16 et le signal ER de réponse attendue.
Le contrôleur 24 fournit en outre un signal CS de contrôle au multiplexeur 18 afin de pouvoir connecter le circuit numérique 16 avec le bloc décodeur 21 ou avec les entrées PI sur la base du mode de fonctionnement.
Le dispositif DUT 15 comprend aussi un circuit non B10641 - SCH354BFR 21 numérique 17 n'étant indiqué pour simplicité que schématiquement comme connecté au bloc analyseur 23 et au contrôleur 24 pour la réception et transmission de signaux correspondants, les considérations faites pour le circuit numérique 16, et en particulier la méthode de test qui lui est appliquée, pouvant être évidemment étendues aussi au circuit non numérique 17 préparant des circuits de test appropriés, non montrés dans la figure.
Selon un aspect de l'invention, une architecture de test 35 comprend au moins un dispositif DUT 15 équipé du récepteur 25 connecté à l'antenne 22 en communication avec un testeur ATE 30, équipé d'une façon duale d'un émetteur 31 (indiqué aussi avec Tx) connecté à une antenne 32, comme schématiquement illustré sur la Figure 5A.
De cette façon, le test est essentiellement effectué par un canal de communication sans fil par lequel le testeur ATE 30 envoie des informations INF vers le dispositif DUT 15 par l'intermédiaire d'ondes électromagnétiques EMW.
Le testeur ATE 30, en particulier son émetteur 31, transmet des informations INF par l'intermédiaire de son antenne 32, ces informations INF étant donc reçues par l'antenne 22 connectée au récepteur 25 du dispositif DUT 15.
Les spécifications techniques de communication, modulation et codage décrites ne sont évidemment pas à considérer comme limitatives. On peut par exemple considérer des transmissions par la technique dénommée CDMA (acronyme de "Code Division Multiple B10641 - SCH354BFR 22 Access" Cela est particulièrement utile pour la production en grandes quantités où les informations INF sont envoyées du testeur ATE 30 à au moins deux DUT, en générale à une pluralité de dispositifs DUT, 15a.., 15n, chacun équipé de son propre récepteur 25a...25n et de sa propre antenne 22a...22n, comme schématiquement illustré sur la Figure 5B. I1 convient de souligner que de cette façon la méthode: de test selon l'invention peut être effectuée avec un parallélisme élevé, d'autant que la seule présence d'un récepteur, et non pas celle d'un émetteur, est nécessaire dans les dispositifs particuliers DUT. Seulement le testeur ATE 30 comprend au moins un émetteur 31 commun à tous les dispositifs DUT 15 ou au moins à une partie de ces derniers. Éventuellement le testeur ATE 30 peut fournir aussi la puissance au dispositif DUT 15 pour son fonctionnement. Au cas où le dispositif DUT 15 est un système électronique à basse puissance (low power), il peut donc être alimenté par l'énergie des ondes électromagnétiques reçues par son antenne 22. Alternativement, le dispositif DUT 15 peut être alimenté traditionnellement par l'intermédiaire des sondes de la carte à pointes. En somme, l'architecture de test 35 comprenant au moins un dispositif DUT 15 équipé d'un circuit de test intégré 20 comprenant au moins un bloc décodeur 21 équipé d'un récepteur 25 connecté à une antenne 22, et en communication avec au moins un testeur ATE 30, est capable d'implémenter une méthode de test unidirectionnel selon B10641 - SCH354BFR 23 l'invention.
Dans son aspect plus général, la méthode de test selon une forme de réalisation de l'invention prévoit l'envoi de messages / instructions / signaux de test / informations INF exclusivement du testeur ATE 30 au dispositif DUT 15.
En particulier, cette méthode de test comprend ultérieurement les phases de:
- effectuer un test sur la base des messages / instructions / signaux de test / informations INF; comparer les résultats obtenus du test sur la base des réponses attendues spécifiées par une partie des messages / instructions / signaux de test / informations INF; et
- générer au moins une information de résultat RES qui prend une première valeur (Good) en cas de correspondance des résultats obtenus avec les réponses attendues, et une deuxième valeur (Fail) en cas de non correspondance des résultats obtenus avec les réponses attendues.
Plus en particulier, dans le cas de circuits numériques avec bascule utilisant des vecteurs de test TV, cette méthode de test unidirectionnel comprend les phases de:
recevoir un signal SW de commutation avec valeur Test;
recevoir par l'intermédiaire de l'antenne 22 et par le récepteur 25 connecté à celle-ci au moins un vecteur TV d'essai pour un circuit numérique 16 du dispositif DUT 15 - recevoir par l'intermédiaire de l'antenne 22 et par le B10641 - SCH354BFR 24 récepteur 25 connecté à celle-ci aussi un signal ER de réponse attendue correspondant à une condition de bon fonctionnement du circuit numérique 16;
- fournir le vecteur TV d'essai au circuit numérique 16 et obtenir une signature OV de sortie correspondante;
- comparer la signature OV de sortie du circuit numérique 16 avec le signal ER de réponse attendue;
- générer une information RES de résultat qui prend une première valeur Good en cas de résultat positif du test, c'est-à-dire en cas de correspondance entre la signature OV de sortie et le signal ER de réponse attendue, et une deuxième valeur Fail en cas d'échec du test, c'est-à-dire de non correspondance entre la signature OV de sortie et le signal ER de réponse attendue.
En outre, selon un aspect de l'invention, la méthode de test comprend une phase de mémorisation de l'information RES de résultat dans un bloc résultat 26 qui est lu dans une des phases de sélection du dispositif DUT 15.
Plus en particulier, la méthode comprend une phase de lecture de ce bloc résultat 26 et d'élimination du dispositif DUT 15 au cas où l'information RES de résultat contenue a la deuxième valeur Fail.
11 convient de souligner le fait que cette méthode de test est de type unidirectionnel (One Way Test), le dispositif DUT 15 ne recevant que des signaux de contrôle et de test appropriés et se limitant à mémoriser les résultats du test dans le bloc résultat 26.
B10641 - SCH354BFR 25 Selon un aspect de l'invention, le bloc résultat 26 comprend essentiellement un élément de mémoire non volatile, où l'on écrit l'information RES de résultat, et en particulier ses valeurs Good et Fail, comme schématiquement illustré sur la Figure 6A.
Cet élément de mémoire peut être constitué par une mémoire non volatile comme par exemple au moins un FAMOS ou par un élément fusible ou par un élément antifusible.
En particulier, dans le cas d'utilisation d'un élément fusible pour réaliser le bloc résultat 26, ce dernier peut être fondu après un premier résultat d'échec (Fail) d'un test générique faisant partie d'un flux de test auquel le dispositif DUT 15 est soumis, génériquement indiqué avec EWS 1; ce flux de test peut comprendre en particulier une pluralité de tests.
Selon cet aspect de l'invention, la méthode de test implémentée par l'architecture de test 35 comprenant au moins un dispositif DUT 15 équipé d'un bloc résultat 26 réalisé par l'intermédiaire d'un élément fusible résulte de fait un test/flux de test EWS1 unidirectionnel aveugle pour le testeur ATE 30, comme schématiquement illustré sur la Figure 7A.
En effet, l'information RES de résultat du test (Good ou Fail) ne peut être lue que pendant un flux successif de test standard, indiqué génériquement avec EWS2.
Il convient de noter que la méthode de test unidirectionnel selon l'invention ne transmet de fait aucune information concernant le test effectué, en mémorisant seulement l'information RES de résultat. Il B10641 - SCH354BFR 26 peut donc être nécessaire un flux de test ultérieur, indiqué avec EWS3 pour l'analyse/diagnostic des problèmes, afin d'apporter les corrections appropriées, effectuée par exemple seulement sur un échantillon de quelques tranches considérées comme critiques.
On souligne que le flux de test EWS1 unidirectionnel de vérification du fonctionnement du dispositif DUT 15 pourrait se révéler plus cher et demander un temps de test supérieur par rapport au flux de test EWS2 standard, qui peut être aussi limité à la seule lecture de l'information RES de résultat (Good/Fait) mémorisée dans le bloc résultat 26 de chaque dispositif DUT 15.
Selon un aspect ultérieur de l'invention, le bloc résultat 26 peut comprendre un émetteur (Tx) 27 connecté au récepteur 25, comme schématiquement illustré sur la Figure 6B.
En particulier, on peut utiliser un émetteur 27 semblable aux émetteurs sans fil utilisés pour les RFId (acronyme de "Radio Frequency Identification") et employant la technique dénommée de modulation de charge où l'on module / varie la valeur de la charge.
Il convient de souligner que dans cette variante de réalisation, par exemple par l'intermédiaire d'une commande appropriée de la part du testeur ATE 30 et de la technique de modulation de charge, le dispositif DUT 15 varie une charge (non montrée) que le testeur ATE 30 voit par l'intermédiaire du canal de transmission sans fil: aussi dans ce cas le dispositif DUT 15 n'envoie donc pas d'informations au testeur ATE 30, mais le testeur ATE 30 acquiert des informations, éventuellement codées, du dispositif DUT 15 mesurant la variation d'au B10641 - SCH354BFR 27 moins un de ses paramètres électriques/électromagnétiques par l'intermédiaire d'un signal envoyé du testeur ATE 30 au dispositif DUT 15 lui-même.
Dans ce cas, le flux de test EWS1 unidirectionnel n'est pas un flux de test complètement aveugle et les informations nécessaires pour l'analyse/diagnostic des échecs (quand même perdues au niveau de ce test) peuvent étre récupérées en cas d'intérêt utilisant un flux de test dédié, le flux de test EWS3 d'analyse, comme schématiquement illustré sur la Figure 7B. . Après le flux de test EWS3 d'analyse, le peu de tranches impliquées peuvent poursuivre dans le flux normal de test ou passer aux phases successives d'usinage (Assembly).
Evidemment, le flux de test EWS 1 unidirectionnel n'est pas nécessairement le premier flux de test auquel le dispositif DUT 15 est soumis.
Selon un aspect ultérieur de l'invention, l'architecture de test 35 comprend le testeur ATE 30 et l'au moins un dispositif DUT 15 connectés entre eux par l'intermédiaire d'un canal de communication câblé ou filaire, indiqué avec BUS, sur lequel on envoie des informations INF vers l'au moins un dispositif DUT 15 par l'intermédiaire de signaux du type électrique, comme schématiquement illustré sur la Figure 8A.
Aussi dans ce cas, on peut connecter par l'intermédiaire du canal de communication câblé BUS le testeur ATE 30 avec au moins deux dispositifs DUT, en particulier une pluralité de dispositifs DUT 15a...15n, comme schématiquement illustré sur la Figure 8B, pour un B10641 - SCI-1354BFR 28 test à parallélisme élevé.
De cette façon, les ressources de test peuvent être partagées entre plusieurs dispositifs DUT 15, qui peuvent être équipés de ressources de protection contre les court-circuits, tel que par exemple des éléments fusibles, pour éviter que le court--circuit d'une ligne du canal de communication câblé BUS compromette le test des autres dispositifs DUT 15.
On peut évidemment réaliser des implémentations hybrides, par exemple utilisant des canaux de communication sans fil aussi bien que des canaux de communication câblée entre le testeur ATE 30 et l'au moins un dispositif DUT 15, comme schématiquement illustré sur la Figure 9.
Selon cet aspect ultérieur de l'invention dans lequel on utilise un canal de communication câblé ou filaire, le dispositif DUT 15 comprend un circuit de test intégré 20 comprenant à son tour le bloc analyseur 23 et le contrôleur 24, qui sont directement connectés au canal de communication câblé BUS d'où ils reçoivent le signal ER de réponse attendue et le signal SW de commutation, respectivement, comme schématiquement illustré sur la Figure 10.
Aussi dans ce cas, pendant son fonctionnement normal, le dispositif DUT 15 n'utilise pas le circuit de test intégré 20 et il communique avec le monde extérieur par le moyen de ses entrées et sorties normales, Pl et PO.
En mode de test, c'est-à-dire dès réception d'un signal SW de commutation avec valeur Test, les informations nécessaires sont B10641 - SCH354BFR 29 envoyées du testeur ATE 30 par l'intermédiaire du canal de communication câblé BUS. En particulier, le testeur ATE 30 fournit au circuit numérique 16 du dispositif DUT 15 le vecteur TV d'essai et au bloc analyseur 23 le signal ER de réponse attendue. Comme l'on a vu précédemment, le bloc analyseur 23 reçoit de la part du circuit numérique 16 la signature OV de sortie et il la compare avec le signal ER de réponse attendue. Le bloc analyseur 23 transmet la réponse analysée AR au contrôleur 24 pour le test qui produit l'information RES de résultat qui est mémorisée dans le bloc résultat 26.
Le circuit numérique '16 comprend éventuellement un bloc 19 de décompression et un bloc 19' de compression ou compaction pour comprimer ou compacter la signature OV de sortie avant de l'envoyer au bloc analyseur 23 pour la comparaison avec le signal ER de réponse attendue, éventuellement comprimé ou compacté de façon analogue.
Ces blocs 19 de décompression et 19' de compression ou compaction permettent d'implémenter différentes techniques de DFT connues, telles que la décompression et compression ou compaction des impulsions ou vecteurs d'essai et signature.
Selon un aspect ultérieur de l'invention, le circuit de test intégré 20 du dispositif DUT 15 peut comprendre un bloc décodeur 21 contenant à son tour une interface sérielle à haute vitesse 28 connectée à un terminal HI d'entrée numérique à haute vitesse, comme schématiquement illustré sur la Figure 11.
Dans ce cas, en mode de test les informations INF provenant de l'interface sérielle à haute vitesse 28 sont décodées et B10641 - SCH354BFR 30 convenablement utilisées en partie par le contrôleur 24 et envoyées en partie â l'entrée du circuit numérique 16 pour obtenir la signature OV de sortie à fournir au bloc analyseur 23.
Comme l'on a vu précédemment, le bloc analyseur 23 compare la signature OV de sortie avec le signal ER de réponse attendue et transmet la réponse analysée AR au contrôleur 24 pour le test qui produit l'information RES de résultat qui est mémorisée dans le bloc résultat 26.
Un bloc 19 de décompression et un bloc 19' de compression ou compaction peuvent être prévus pour comprimer ou compacter la signature OV de sortie avant de l'envoyer au bloc analyseur 23 pour la comparaison avec le signal ER de réponse attendue, éventuellement comprimé ou compacté de façon analogue.
Ultérieurement, selon encore un autre aspect de l'invention, le circuit de test intégré 20 du dispositif DUT 15 peut contenir un récepteur 29 pour signaux en radiofréquence ou signaux RF, comme schématiquement illustré sur la Figure 12.
Il convient de noter que ces signaux RF peuvent être utilisés tous seuls ou aussi superposés sur une ligne d'alimentation (power line).
Comme l'on a dit précédemment, le bloc résultat 26 peut être réalisé par l'intermédiaire d'au moins un élément de mémoire non volatile, un élément fusible ou un élément antifusible, avec réalisation d'un flux de test EWS1 unidirectionnel aveugle, comme expliqué en liaison avec la Figure 7A.
B10641-SCH354BFR 31 Ultérieurement, le bloc résultat 26 peut comprendre un émetteur (Tx) qui utilise une technique de communication appropriée, qui peut varier au moins un paramètre électrique de la ligne de transmission câblée ou filaire pour réaliser un flux de test EWS 1 unidirectionnel pseudo-aveugle, comme expliqué â propos de la Figure 7B.
Il convient de souligner que dans cette variante de réalisation, par exemple par l'intermédiaire d'une commande appropriée de la part du testeur ATE 30, le dispositif DUT 15 varie l'un de ses paramètres électriques par l'intermédiaire d'un circuit approprié, et le testeur ATE 30 peut détecter cette variation sur l'au moins une ligne câblée Plj du canal de transmission filaire: aussi dans ce cas le dispositif DUT 15 n'envoie donc pas d'informations au testeur ATE 30, mais le testeur ATE 30 acquiert des informations, éventuellement codées, du dispositif DUT 15 mesurant la variation d'au moins un de ses paramètres électriques, par exemple le courant LES, par l'intermédiaire d'un signal approprié envoyé par le testeur ATE 30 au dispositif DUT 15 lui-même.
Dans ce sens, comme le montre la Figure 6C, il pourra y avoir par exemple un interrupteur électronique en série avec la ligne Plj afin de la déconnecter/connecter de façon à varier par exemple le courant absorbé (ou la tension). Le testeur ATE 30 pourra déterminer la variation du au moins un paramètre électrique effectuant une mesure appropriée sur l'au moins une ligne câblée Plj du canal de transmission filaire, par exemple mesurant la variation de l'absorption de courant (ou la variation de tension).
B10641 - SCH354BFR 32 Alternativement on peut appliquer, comme schématiquement illustré sur la Figure 6D, la technique de modulation de charge à au moins une ligne câblée PIj du canal de transmission filaire, par l'intermédiaire d'une charge Clm supplémentaire sur la ligne câblée PIj, qui varie le courant LES absorbé.
Donc l'au moins une ligne câblée PIj employée pour transporter des signaux numériques à l'entrée du dispositif DUT 15 peut être utilisée pour fournir des informations au testeur ATE 30, variant au moins l'un de ses paramètres électriques grâce à un circuit approprié.
Evidemment des implémentations hybrides peuvent être conçues à partir des implémentations décrites, conjointement avec l'art antérieur, sans sortir du cadre de l'invention.
Jusqu'à présent on a parlé de circuits numériques dont le test est effectué par l'intermédiaire de chaînes de balayage, mais la méthode peut s'étendre à des circuits numériques tels que les mémoires non volatiles ou volatiles utilisant les techniques DFT correspondantes.
En outre, bien que pour simplicité on se soit référé au test des circuits numériques des dispositifs DUT, la même méthode peut être appliquée aussi à des circuits non numériques, par exemple circuits analogiques, RF, MEMS, ou autre, avantageusement éventuellement équipés de circuits de test appropriés.
Dans ce sens, considérant le cas où le circuit non numérique 17 comprend des circuits analogiques, on peut appliquer la même méthode, comme le montre la Figure 13.
B10641 - SCH354BFR 33 Les impulsions à l'entrée du circuit non numérique 17 peuvent être tirées par exemple de la conversion numérique-analogique de signaux numérisés DAS (Digitalized Analog Signais, équivalents dans un certain sens au vecteurs de test TV), e provenant du bloc décodeur 21 et convertis sous forme analogique par un circuit de conversion numérique-analogique DAC 33. Le même bloc décodeur 21 fournira un signal A/ D au contrôleur 24 pour indiquer si l'on doit effectuer le test des circuits analogiques ou le test des circuits numériques, de façon à pouvoir préparer de façon appropriée les circuits de test, par exemple le signal CS va préparer le multiplexeur 18 et un multiplexeur supplémentaire 34 de façon à ce que les signaux numérisés DAS n'aillent pas à l'entrée du circuit numérique 16 mais qu'ils arrivent au circuit de conversion numérique-analogique DAC 33.
Le circuit non numérique 17 peut fournir les résultats de test RT sous forme numérique (par exemple après une conversion appropriée sous forme numérique par l'intermédiaire d'un circuit de conversion analogique-numérique ADC, non montré sur la figure) qui peuvent être comparés directement avec le signal ER de réponse attendue dans le bloc analyseur 23. Alternativement, dans le bloc analyseur 23 il peut y avoir au moins un ADC (non montré) pour permettre la comparaison du signal numérique ER de réponse attendue avec la forme numérique du signal analogique en réponse par exemple â des impulsions appropriés aux entrées RI.
B14641 _ SCH354BFR 34 Il est évident que les flux de test illustrés ne sont que des exemples indicatifs et non limitatifs, vu qu'un flux de test générique dépend du dispositif particulier DUT considéré, et des conditions demandées par un acheteur final de ce dernier.
Naturellement les récepteurs 25 et 29, l'interface sérielle à haute vitesse 28, le circuit de conversion numérique-analogique DAC 33 et le circuit de conversion analogique-numérique ADC peuvent être utilisés aussi pendant le fonctionnement normal du dispositif DUT 15.
Ultérieurement si le dispositif DUT 15 a des ressources suffisantes, par exemple de mémoire, outre à sauvegarder le résultat Good / Fail, on peut sauvegarder éventuellement aussi d'autres informations, comme par exemple la quantité de tests qui ont donné un résultat Fail ou quelques détails de certains tests considérés comme particulièrement significatifs, qui pourront être ensuite lus pendant un flux successif de test standard (tel que le flux EWS2), par exemple afin de pouvoir mieux repérer les tranches critiques à soumettre successivement à un flux ultérieur de test (tel que le flux EWS3) pour l'analyse/diagnostic des problèmes. D'une façon analogue cela peut être fait si l'on dispose de circuits pour la modulation de charge ou de circuits qui varient un paramètre électrique d'au moins une ligne câblée.
En conclusion, la méthode de test selon l'invention, implémentée par l'intermédiaire d'une architecture de test comprenant au moins un dispositif DUT équipé d'un circuit de test intégré du type susmentionné et associé à un testeur ATE, permet de réaliser un test B10641 - SCH354BFR 35 d'au moins une partie d'un tel dispositif DUT n'utilisant que des signaux unidirectionnels du testeur ATE au dispositif DUT, effectuant essentiellement un test unidirectionnel ou à sens unique.
Cette méthode de test et architecture de test permettent d'atteindre de nombreux avantages parmi lesquels:
réduire le nombre de ressources employées par le testeur ATE pour le test d'au moins un dispositif DUT;
- éventuellement partager ces ressources de test entre au moins deux dispositifs DUT, en général entre une pluralité de dispositifs DUT;
- augmenter le parallélisme de test, en réduisant ses coûts;
- réduire le taux de transfert {transfer rate ou baud rate} entre le testeur ATE et le dispositif DUT, vu que la communication se produit seulement du testeur ATE vers le dispositif DUT lui-même, et le dispositif DUT n'envoie aucun signal au testeur ATE;
permettre une lecture d'informations contenues dans un dispositif DUT de la part du testeur ATE, le dispositif DUT variant l'un de ses paramètres électriques / électromagnétiques qui est mesuré par le testeur ATE.
En somme, la méthode de test selon l'invention permet de simplifier l'architecture de test et en particulier le circuit de test intégré 20 inclus dans chaque dispositif DUT.
Tout cela est obtenu, avantageusement selon l'invention, considérant une tranche, ou au moins une partie de cette dernière, comme un système qui doit être testé utilisant au mieux les B10641 - SCH354BFR 36 potentialités du testeur générique ATE disponible dans un milieu de production. L'architecture de test ainsi obtenue s'avère être flexible et extensible, et elle peut être répétée par exemple en différents noyaux de circuit comme dans les architectures à deux noyaux ou multi-noyaux, et en plus elle peut être insérée en noyaux de circuit contenus en d'autres noyaux de circuit.
La méthode pouvant être appliquée à un dispositif DUT, elle peut être donc utilisée pour le test EWS et WLBI outre que pour le test final FT et pour le test des SiP, ou autre.
Evidemment un homme du métier, afin de satisfaire des exigences contingentes et des spécifications, pourra apporter plusieurs modifications et variantes à la méthode et à l'architecture susmentionnées, toutes comprises dans le cadre de protection de l'invention tel que défini par les revendications suivantes.
Claims (2)
- REVENDICATIONS1. Méthode de test d'au moins un dispositif DUT (15) équipé d'un circuit de test intégré (20) et en communication avec au moins un testeur ATE (30) où l'on envoie des messages / instructions / signaux de test / informations INF exclusivement dudit testeur ATE (30) audit dispositif DUT (15),
- 2. Méthode de test selon la revendication 1, caractérisée en ce qu'elle comprend ultérieurement les phases de: - effectuer un test sur la base desdits messages / instructions / signaux de test / informations (INF); - comparer les résultats obtenus par ledit test sur la base des réponses attendues spécifiées par une partie desdits messages / instructions / signaux de test J informations (INF); et - générer au moins une information de résultat (RES) qui prend une première valeur (Good) en cas de correspondance desdits résultats obtenus avec lesdites réponses attendues, et une deuxième valeur (Fail) en cas de non correspondance desdits résultats obtenus avec lesdites réponses attendues. 6. Méthode de test selon la revendication 2, caractérisée en ce qu'elle comprend ultérieurement une phase de mémorisation de ladite information de résultat (RES) dans un bloc résultat (26) dudit au moins un dispositif DUT (15). 7. Méthode de test selon la revendication 3, caractérisée en ce qu'elle comprend ultérieurement une phase de lecture de ladite information de résultat (RES) dans ledit bloc résultat (26).B10641 - SCH354BFR 38 5. Méthode de test selon la revendication 4, caractérisée en ce qu'elle comprend ultérieurement une phase d'élimination dudit au moins un dispositif DUT (15) au cas où ladite information de résultat (RES) lue par ledit bloc résultat (26) pendant ladite phase de lecture a ladite deuxième valeur (Fail). 6. Architecture de test (35) adaptée à la mise en oeuvre de la méthode de test selon l'une quelconque des revendications 1 à 5 du type comprenant au moins un dispositif DUT (15) équipé d'au moins un circuit (16, 17) et associé à un testeur ATE (30), caractérisée en ce que ledit au moins un dispositif: DUT (15) reçoit des informations (1NF) et comprend un circuit de test intégré (20) recevant au moins un signal de réponse attendue (ER) correspondant à une condition de bon fonctionnement dudit au moins un circuit (16, 17), ledit circuit de test intégré (20) comprenant des moyens (23) pour la comparaison entre ledit signal de réponse attendue (ER) et une réponse en sortie (OV, RT) dudit au moins un circuit (16, 17) et des moyens (24) pour la génération d'une information de résultat (RES) qui prend une première valeur (Good) en cas de correspondance entre ladite réponse en sortie (OV, RT) et ledit signal de réponse attendue (ER), et une deuxième valeur (Fail) en cas de non correspondance entre ladite réponse en sortie (OV, RT) et ledit signal de réponse attendue (ER). 7. Architecture de test (35) selon la revendication 6, caractérisée en ce que ledit circuit de test intégré (20) dudit au moins un dispositif DUT (15) comprend au moins un bloc décodeur d'entrée (21), connecté à une antenne (22) par l'intermédiaire d'un récepteur (25)B10641 - SCH354BFR 39 pour recevoir lesdites informations (INF), parmi lesquelles ledit signal de réponse attendue (ER), et ledit testeur ATE (30) comprend au moins un émetteur (31) connecté à une antenne (32) pour réaliser un canal de communication sans fil entre ledit au moins un dispositif DUT (15) et ledit testeur ATE (30). 8. Architecture de test (35) selon la revendication 6, caractérisée en ce qu'elle comprend au moins un canal de communication câblé (BUS) de connexion entre ledit testeur ATE (30) et ledit au moins un dispositif DUT (15) pour la transmission d'informations (INF) vers ledit au moins un dispositif DUT (15) par l'intermédiaire de signaux du type électrique. 9. Architecture de test (35) selon la revendication 6, caractérisée en ce que ledit circuit de test intégré (20) dudit au moins un dispositif DUT (15) comprend au moins un bloc décodeur (21) contenant à son tour une interface sérielle à haute vitesse (28) connectée à un terminal d'entrée numérique à haute vitesse (HI) pour la réception d'informations (INF) pour ledit au moins un dispositif DUT (15). 10. Architecture de test (35) selon la revendication 6, caractérisée en ce que ledit circuit de test intégré (20) comprend au moins un récepteur (29) pour signaux à radiofréquence (RF). 11. Architecture de test (35) selon la revendication 6, caractérisée en ce que ledit circuit de test intégré (20) comprend au moins un bloc résultat (26) recevant ladite information de résultat (RES).B10641-SCH354BFR 40 12. Architecture de test (35) selon la revendication 11, caractérisée en ce que ledit bloc résultat (26) comprend au moins un entre: - élément de mémoire non volatile, où l'on écrit ladite information de résultat (RES); une mémoire non volatile du type FAMOS; - un élément fusible; un élément antifusible; - un émetteur (27) connecté audit récepteur (25) dudit au moins un dispositif DUT (15) employant la technique de modulation de charge; un émetteur (27) connecté à au moins une ligne filaire dudit au moins un dispositif DUT (15) employant une technique de communication consistant à varier au moins un paramètre électrique de ladite au moins une ligne filaire. 13. Architecture de test (35) selon la revendication 6, caractérisée en ce que ledit au moins un circuit (16) comprend un bloc de décompression (19) et un bloc de compression ou compaction (19') pour comprimer ou compacter une signature de sortie (OV) avant de l'envoyer auxdits moyens (23) pour la comparaison avec ledit signal de réponse attendue (ER), éventuellement comprimé ou compacté de façon analogue. 14. Architecture de test (35) selon l'une quelconque des revendications de 6 à 13, caractérisée en ce qu'elle comprend une pluralité de dispositifs DUT (151...15n) en communication avec leditB10641 - SCH354BFR 41 testeur ATE (30). 15. Architecture de test (35) selon la revendication 6, caractérisée en ce que ledit au moins un circuit (16, 17) comprend un ou plusieurs entre: circuits numériques; circuits analogiques; circuits RF; circuits MEMS; et _ circuits différents des précédents.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1058043A FR2965645B1 (fr) | 2010-10-05 | 2010-10-05 | Methode de test pour dispositifs electroniques integres a semi-conducteur et architecture de test correspondante |
| US13/252,895 US8829931B2 (en) | 2010-10-05 | 2011-10-04 | Testing method for semiconductor integrated electronic devices and corresponding test architecture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1058043A FR2965645B1 (fr) | 2010-10-05 | 2010-10-05 | Methode de test pour dispositifs electroniques integres a semi-conducteur et architecture de test correspondante |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2965645A1 true FR2965645A1 (fr) | 2012-04-06 |
| FR2965645B1 FR2965645B1 (fr) | 2012-10-12 |
Family
ID=43827355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1058043A Expired - Fee Related FR2965645B1 (fr) | 2010-10-05 | 2010-10-05 | Methode de test pour dispositifs electroniques integres a semi-conducteur et architecture de test correspondante |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8829931B2 (fr) |
| FR (1) | FR2965645B1 (fr) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8343781B2 (en) * | 2010-09-21 | 2013-01-01 | International Business Machines Corporation | Electrical mask inspection |
| US9134357B1 (en) * | 2011-03-25 | 2015-09-15 | Maxim Integrated, Inc. | Universal direct docking at probe test |
| KR101910933B1 (ko) * | 2011-12-21 | 2018-10-24 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 테스트 제어방법 |
| DE102013217093A1 (de) * | 2013-08-28 | 2015-03-05 | Robert Bosch Gmbh | Verfahren zum Anpassen der Parameter eines Reglers für mikromechanische Aktoren und Vorrichtungen |
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|---|---|
| FR2965645B1 (fr) | 2012-10-12 |
| US8829931B2 (en) | 2014-09-09 |
| US20120081137A1 (en) | 2012-04-05 |
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