FR2958079A1 - Dispositif imageur cmos a architecture en trois dimensions - Google Patents

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Abstract

Dispositif imageur (100) comportant : - une pluralité de pixels (104), chaque pixel comprenant au moins un photodétecteur (106), - une pluralité de circuits de lecture (108) associés à la pluralité de photodétecteurs, chaque circuit de lecture comportant un circuit de conversion de charges destinées à être délivrées par au moins un des photodétecteurs en tension, - un circuit électronique de traitement (116) apte à traiter les tensions destinées à être délivrées par les circuits de lecture (108), le dispositif imageur comportant un premier substrat (102) sur lequel sont réalisés les pixels et les circuits de lecture, et un second substrat (112), distinct du premier substrat, sur lequel est réalisé le circuit électronique de traitement, le second substrat étant relié électriquement au premier substrat par l'intermédiaire d'au moins une interconnexion électrique (120) formant une liaison électrique entre les circuits de lecture et le circuit électronique de traitement.

Description

DISPOSITIF IMAGEUR CMOS A ARCHITECTURE EN TROIS DIMENSIONS
DESCRIPTION 5 DOMAINE TECHNIQUE L'invention concerne le domaine des dispositifs imageurs, ou capteurs d'images, de type CMOS et réalisés en technologie 3D (en trois dimensions), c'est-à-dire comportant une architecture 10 formée de plusieurs substrats superposés. L'invention s'applique particulièrement à des dispositifs imageurs CMOS réalisés en technologie silicium, comportant des pixels de petites tailles, et aptes à réaliser une détection optique dans le domaine 15 visible. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Un dispositif imageur CMOS est un circuit intégré, classiquement constitué d'une matrice de pixels et d'une électronique de contrôle. 20 Chaque pixel comporte un photodétecteur destiné à convertir l'énergie des photons incidents reçus par le pixel en paires électrons-trous, une capacité d'intégration qui stocke les charges générées et plusieurs transistors MOS. 25 L'électronique de contrôle se charge notamment d'évacuer de manière série, c'est-à-dire pixel par pixel, l'information électrique délivrée par chaque pixel jusqu'à la sortie de la matrice. 2 Traditionnellement, un dispositif imageur CMOS est réalisé sous la forme d'une puce 2D (en deux dimensions) comportant l'ensemble de ses éléments (pixels et électronique de contrôle) sur un seul substrat semi-conducteur, par exemple à base de silicium. Avec l'essor de la technologie 3D, il est possible de réaliser des circuits intégrés sous la forme d'empilements de plusieurs couches. Par exemple, le document « Three-dimensional integrated circuits » de A. W. Topol, IBM Journal of Research & Development, vol. 50, n° 4/5, juillet - septembre 2006, décrit la réalisation de circuits intégrés sous la forme de puces 3D obtenues à partir de l'empilement et de l'interconnexion de plusieurs puces 2D. Un circuit intégré réalisé sous la forme d'une puce 3D a notamment pour avantage, par rapport à un circuit intégré similaire mais réalisé sous la forme d'une puce 2D, de réduire la longueur des interconnexions électriques nécessaires, réduisant donc les temps de transfert des données entre les différents éléments de la puce. Pour un système nécessitant plusieurs puces, la technologie 3D permet d'augmenter le nombre d'interconnexions entre les puces, et donc d'avoir une communication non plus série mais massivement parallèle entre les puces superposées. Le document « Megapixel CMOS image sensor fabricated in three-dimensional integrated circuit technology » de V. Suntharalingam et al., 2005 International Solid-State Circuits Conference, Digest of Technical Papers (ISSCC 05), IEEE Press, 2005, 3 pages 356-357, décrit la réalisation d'un dispositif imageur en utilisant le principe des circuits intégrés réalisés sous la forme de puces 3D. Les photodiodes sont réalisées au niveau d'un premier substrat qui est empilé sur un second substrat comportant l'électronique analogique des pixels (circuits de lecture des photodiodes et moyens de sélection des pixels), le second substrat étant lui-même empilé sur un troisième substrat sur lequel est réalisée l'électronique numérique de traitement des signaux. Ces substrats sont reliés électriquement entre eux par des vias traversant. Du fait que le premier substrat ne comporte que les photodiodes, on obtient un rapport de 100 % entre la surface utile de photodétection des photodiodes et la surface totale des pixels. Toutefois, une telle conception ne permet pas de réaliser un dispositif imageur à hautes performances comportant des pixels de petites tailles, par exemple de dimensions inférieures ou égales à environ 2 pm (cette dimension correspondant à la dimension d'un côté d'un pixel de forme carrée). En effet, étant donné que les photodiodes sont reliées aux circuits de lecture par l'intermédiaire de vias traversant, ces vias ajoutent des capacités parasites à la capacité de jonction formée par la photodiode, réduisant de manière problématique le rapport signal/bruit obtenu en sortie du circuit de lecture.
Or, pour des pixels de petites tailles, il est impératif que les capacités de jonctions restent très 4 faibles (par exemple inférieures ou égales à environ 1,5 fF). Or, un tel dispositif ne permet pas d'obtenir de telles valeurs en termes de capacités de jonctions. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un dispositif imageur présentant les avantages apportés par une architecture en trois dimensions et qui soit compatible avec la réalisation de pixels de petites dimensions et à très hautes performances, notamment en termes de sensibilité. Pour cela, la présente invention propose un dispositif imageur comportant au moins : une pluralité de pixels, chaque pixel comprenant au moins un photodétecteur, une pluralité de circuits de lecture associés à la pluralité de photodétecteurs, chaque circuit de lecture comportant au moins un circuit de conversion de charges destinées à être délivrées par au moins un des photodétecteurs en tension, - au moins un circuit électronique de traitement apte à traiter les tensions destinées à être délivrées par les circuits de lecture, le dispositif imageur comportant au moins un premier substrat sur lequel sont réalisés les pixels et les circuits de lecture, et au moins un second substrat, distinct du premier substrat, sur lequel est réalisé le circuit électronique de traitement, le second substrat étant relié électriquement au premier substrat par l'intermédiaire d'au moins une interconnexion électrique formant une liaison électrique entre les circuits de lecture et le circuit électronique de traitement. Les termes « premier substrat » et « second substrat » désignent respectivement une première couche 5 de matériau et une seconde couche de matériau distincte de la première couche, par exemple à base d'au moins un matériau semi-conducteur, et qui sont, dans le dispositif imageur selon l'invention, reliées électriquement entre elles par au moins une interconnexion électrique et avantageusement superposées l'une au-dessus de l'autre. Ainsi, grâce à l'architecture en trois dimensions du dispositif imageur (éléments répartis sur le premier et le second substrats qui peuvent être superposés l'un au-dessus de l'autre), le circuit électronique de traitement du dispositif imageur est associé à une pluralité de pixels, ce qui très approprié pour les traitements que doit subir une image capturée par le dispositif imageur : conversion analogique - numérique des signaux délivrés par les pixels, compression, détection de contours, détection de mouvements, etc. Le dispositif imageur selon l'invention permet en outre de relâcher les contraintes sur les interconnexions électriques entre le premier et le second substrat. En effet, pour chaque pixel, le noeud au niveau duquel est réalisée la conversion des charges générées par le photodétecteur en tension, c'est-à-dire le circuit de conversion de charges en tension, se trouve au niveau du premier substrat qui comporte également les photodétecteurs, la connexion au second 6 substrat par la ou les interconnexions électriques étant réalisée en aval de cette conversion de charges. Ainsi, la ou les interconnexions électriques entre les substrats n'ajoutent pas de capacité parasite aux capacités de stockage des charges générées par les photodétecteurs, ce qui rend compatible un tel dispositif imageur avec la réalisation de pixels de petites tailles. Toutefois, le dispositif imageur selon l'invention est également compatible avec la réalisation de pixels de plus grandes tailles. Le dispositif imageur selon l'invention peut utiliser des configurations de pixels existantes pour lesquelles des phases d'optimisation ont été réalisées. Dans un tel dispositif, les photodétecteurs et l'électronique analogique des pixels sont conservés sur le premier substrat, le traitement numérique étant réalisé au niveau du second substrat.
Cette conception permet la réalisation d'un dispositif imageur 3D qui peut réutiliser, avec un minimum de modifications, les designs optimisés de pixels existants de dispositifs imageurs 2D. Chaque pixel peut comporter un des circuits de lecture relié électriquement au photodétecteur et à une sortie dudit pixel. Ainsi, il est possible que le dispositif imageur comporte des pixels à transfert de charges, qui sont des pixels à haute sensibilité, dans lesquels une photodiode à transfert de charges est associée à un transistor MOS de transfert, ces deux éléments étant réalisés sur un même substrat. 7 Chaque circuit de lecture peut comporter au moins . - un premier transistor MOS apte à réaliser une charge et une décharge du photodétecteur associé audit circuit de lecture, et - un second transistor MOS ou un amplificateur de charges, formant le circuit de conversion de charges en tension dudit circuit de lecture.
Chaque pixel peut comporter en outre au moins un transistor MOS d'isolation réalisé sur le premier substrat, entre le photodétecteur dudit pixel et le circuit de lecture associé audit photodétecteur. Chaque pixel peut comporter un des circuits de lecture distinct des circuits de lecture des autres pixels. Le dispositif imageur peut comporter en outre au moins un circuit de multiplexage réalisé sur le second substrat et pouvant former des premiers moyens de sélection de pixels, les circuits de lecture pouvant être reliés électriquement au circuit électronique de traitement par l'intermédiaire du circuit de multiplexage, une sortie du circuit de multiplexage étant reliée à au moins une entrée du circuit électronique de traitement par au moins un bus d'interconnexion réalisé sur le second substrat. Chaque circuit de lecture peut être relié électriquement au second substrat par une interconnexion électrique distincte des interconnexions électriques reliant les autres circuits de lecture au second substrat. 8 Les pixels peuvent être disposés en matrice et les sorties des pixels d'une même colonne de la matrice peuvent être reliées électriquement les unes aux autres par un bus de connexion réalisé sur le premier substrat. Chaque bus de connexion peut être relié électriquement à une interconnexion électrique distincte des interconnexions électriques reliées aux autres bus de connexion et réalisée entre le premier substrat et le second substrat, les interconnexions électriques pouvant relier électriquement les bus de connexion à des entrées du circuit de multiplexage. Les pixels peuvent être disposés en matrice et les sorties des pixels d'une même colonne de la matrice peuvent être reliées électriquement les unes aux autres par un bus de connexion réalisé sur le premier substrat, les bus de connexion pouvant être reliés électriquement les uns aux autres et à l'interconnexion électrique, chaque pixel pouvant comporter en outre au moins un transistor MOS disposé entre le circuit de lecture dudit pixel et le bus de connexion auquel est relié ledit pixel et formant des premiers moyens de sélection de pixels. Le dispositif imageur peut comporter en outre des seconds moyens de sélection de pixels coopérant avec les premiers moyens de sélection de pixels pour que le circuit électronique de traitement reçoive successivement en entrée les tensions destinées à être délivrées par les circuits de lecture, les seconds moyens de sélection de pixels pouvant être formés par le circuit de multiplexage et/ou par le 9 premier transistor MOS du circuit de lecture et/ou par un autre transistor MOS réalisé sur le premier substrat et disposé entre le circuit de lecture dudit pixel et le bus de connexion auquel est relié ledit pixel.
Plusieurs pixels peuvent etre reliés électriquement à un même circuit de lecture, chaque pixel pouvant comporter des premiers moyens de sélection de pixels disposés entre le photodétecteur dudit pixel et le circuit de lecture, une sortie du circuit de lecture pouvant être reliée à des seconds moyens de sélection de pixels coopérant avec les premiers moyens de sélection de pixels pour que le circuit électronique de traitement reçoive successivement en entrée les tensions destinées à être délivrées par les circuits de lecture. La pluralité de pixels peuvent former un macropixel, le dispositif imageur pouvant comporter une pluralité de macropixels réalisés sur le premier substrat et une pluralité de circuits électroniques de traitement réalisés sur le second substrat, chaque macropixel pouvant être relié électriquement à un des circuits électroniques de traitement par l'intermédiaire d'au moins une interconnexion électrique distincte pouvant relier électriquement le premier substrat au second substrat. Le ou les circuits électroniques de traitement peuvent être aptes à réaliser au moins une conversion analogique - numériques des signaux destinés à être délivrés par les circuits de lecture des pixels.
La ou les interconnexions électriques peuvent comporter des billes électriquement 10 conductrices reliant électriquement des contacts électriques du premier substrat à des contacts électriques du second substrat, et/ou des contacts électriques du premier substrat collés par adhésion moléculaire à des contacts électriques du second substrat, et/ou des nias traversant réalisés à travers le premier substrat et/ou le second substrat. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - les figures 1 et 5 à 7 représentent schématiquement et partiellement des dispositifs imageurs, objets de la présente invention, selon trois modes de réalisation différents, - les figures 2 à 4 représentent des exemples de réalisation de circuits de lecture d'un pixel d'un dispositif imageur, objet de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. 11 Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 1 qui représente schématiquement et partiellement un dispositif imageur 100 selon un premier mode de réalisation.
Le dispositif imageur 100 comporte un premier substrat 102, par exemple à base d'un matériau semi-conducteur tel que du silicium, sur lequel est réalisé un circuit de détection du dispositif imageur 100 formé par une pluralité de pixels 104 agencés sous la forme d'une matrice de n lignes et m colonnes. Bien que sur la figure 1, seuls neuf pixels 104 soient représentés, le dispositif imageur 100 comporte un nombre beaucoup plus important de pixels 104, par exemple plusieurs millions ou plusieurs dizaines de millions. Sur l'exemple de la figure 1, les pixels 104 ont chacun une forme carré dont les côtés ont une dimension sensiblement égale ou inférieure à environ 2 pm. Chaque pixel 104 comporte un photodétecteur, par exemple une photodiode 106, destiné à convertir l'énergie de photons incidents reçus par chacun des pixels 104 en paires électrons-trous. Dans une variante, les photodétecteurs du dispositif imageur 100 pourraient être des phototransistors. 12 Chaque pixel 104 du dispositif imageur 100 comporte également un circuit de lecture 108 des charges générées par la photodiode 106. Ce circuit de lecture 108 comporte notamment un circuit assurant la charge et la décharge de la photodiode 106 ainsi que la conversion des charges générées par la photodiode 106 et stockées dans la capacité de jonction de la photodiode 106 pendant un temps d'exposition du pixel 104 en tension.
Enfin, chaque pixel 104 comporte également des premiers moyens de sélection de pixel permettant, en sélectionnant séquentiellement les pixels 104, de lire séquentiellement les informations détectées par les différents pixels du dispositif imageur 100.
Sur l'exemple de la figure 1, ces premiers moyens de sélection comportent, dans chaque pixel 104, un transistor MOS 110 permettant, lorsque tous les transistors MOS 110 d'une même ligne de pixels 104 sont mis à l'état passant, de sélectionner cette ligne et de lire les informations des pixels 104 de cette ligne, c'est-à-dire de lire les signaux détectés par les pixels 104 de cette ligne. Les lignes de la matrice de pixels 104 sont lues séquentiellement les unes après les autres.
Dans une variante, il est possible que ces premiers moyens de sélection de pixels ne soient pas formés par les transistors MOS 110 reliés aux sorties des circuits de lecture 108, mais par un transistor MOS (référencé 122 sur les exemples représentés sur les figures 2 et 4) présent dans chaque circuit de lecture 13 108 et pouvant servir également à réaliser la charge et la décharge du photodétecteur 106 du pixel 104. Le dispositif imageur 100 comporte également un second substrat 112 sur lequel sont réalisés des circuits de multiplexage 114 et des circuits électroniques de traitement 116, les circuits de multiplexage 114 étant reliés électriquement aux circuits électroniques de traitement 116 par l'intermédiaire de bus 117 réalisés sur le second substrat 112. Sur l'exemple de la figure 1, un seul circuit de multiplexage 114 et un seul circuit électronique de traitement 116 relié ensemble par un bus 117 sont représentés. Les tensions délivrées par les pixels 104 sont acheminées vers les circuits de multiplexage 114 par l'intermédiaire de bus 118 et d'interconnexions électriques 120. Les bus 118 sont réalisés sur le premier substrat 102 tandis que les interconnexions électriques 120 sont réalisées entre le premier substrat 102 et le second substrat 112. Pour réaliser le traitement des tensions délivrées par l'ensemble des pixels 104 du dispositif imageur 100, ces pixels 104 sont regroupés afin de former plusieurs groupes de pixels 104, chaque groupe de pixels 104 formant un « macropixel ». Chaque macropixel peut être associé à un circuit de multiplexage 114 et à un circuit électronique de traitement 116 propre.
Les pixels 104 représentés sur la figure 1 font partie d'un même macropixel formant une matrice de 14 16 x 16 pixels, soit 256 pixels, dont seulement neufs pixels 104 sont représentés sur la figure 1. Les sorties des pixels 104 d'une même colonne d'un macropixel sont reliées électriquement à un bus commun 118, chaque bus 118 étant relié à une interconnexion électrique 120. Sur l'exemple de la figure 1, chaque macropixel du dispositif imageur 100 est donc relié électriquement au second substrat 112 par l'intermédiaire de seize bus 118 reliés à seize interconnexions électriques 120, soit une interconnexion électrique 120 pour chaque colonne de pixels 104 d'un macropixel. Lors d'une acquisition d'image, les lignes de pixels 104 du dispositif imageur 100 sont adressées 15 séquentiellement les unes après les autres. Cet adressage est réalisé par l'intermédiaire des transistors MOS 110 que comporte chaque pixel 104 ou par l'un des transistors MOS du circuit de lecture 108 de chaque pixel 104. Ainsi, dans 20 le macropixel représenté sur la figure 1, lorsque les pixels 104 d'un même ligne sont adressés, une tension correspondant à un signal détecté par un pixel 104 est donc émise sur chacun des bus 118, puis transmise au circuit de multiplexage 114 par l'intermédiaire des 25 interconnexions électriques 120. Etant donné que le circuit électronique de traitement 116 ne peut pas traiter seize signaux simultanément, le circuit de multiplexage 114 forme des seconds moyens de sélection de pixels permettant d'envoyer séquentiellement au 30 circuit électronique de traitement 116 les tensions reçues depuis chacune des interconnexions électriques 15 120. Ainsi, les transistors MOS formant les premiers moyens de sélection de pixels coopèrent avec le circuit de multiplexage 114, qui forme des seconds moyens de sélection de pixels, pour que le circuit électronique de traitement 116 reçoive successivement en entrée les tensions délivrées par les circuits de lecture 108 de chaque pixel 104. Le circuit électronique de traitement 116 peut permettre de réaliser une conversion analogique - numérique des signaux reçus, et éventuellement d'autres fonctions telles qu'une mémorisation et/ou un pré-traitement numérique sur les tensions délivrées par les pixels (par exemple une fonction de stabilisation d'image, une accélération vidéo, détection de mouvement, détection de contour, compression de données, ...) . La place nécessaire sur le second substrat 112 pour réaliser les circuits électroniques de traitement 116 est liée à la complexité de la ou des fonctions mises en oeuvre par ces circuits 116. Ainsi, en fonction de la complexité de la ou des fonctions réalisées par les circuits électroniques de traitement 116, il sera possible de réduire plus ou moins les dimensions des pixels 104 du dispositif imageur 100.
Les interconnexions électriques 120 peuvent être réalisées de différentes façons. Dans un premier mode de réalisation, ces interconnexions électriques 120 peuvent être formées par des billes électriquement conductrices reliant électriquement des contacts électriques du premier substrat 102 (ces contacts formant des plots de sortie des bus 118) à des contacts 16 électriques du second substrat 112 (ces contacts formant des plots d'entrée du circuit de multiplexage 114). Pour réaliser de telles interconnexions électriques, des billes de matériau électriquement conducteur sont tout d'abord disposées sur les contacts de l'un des deux substrats 102, 112, ou réparties sur les contacts des deux substrats 102, 112. Les substrats 102, 112 sont ensuite positionnés de façon à ce que les contacts électriques des deux substrats soient disposés en regard les uns des autres, séparés par les billes de matériau électriquement conducteur. Un traitement thermique est ensuite réalisé pour faire fondre les billes, les deux substrats se trouvant soudés l'un à l'autre par l'intermédiaire des interconnexions électriques 120 formées par le matériau conducteur fondu puis solidifié des billes. Dans un deuxième mode de réalisation, les interconnexions électriques 120 peuvent être formées par un collage moléculaire réalisé entre les deux substrats 102, 112, les contacts électriques des deux substrats 102 et 112 étant alors solidarisés les uns aux autres par ce collage. Un tel collage moléculaire est obtenu en réalisant tout d'abord une planarisation des deux substrats, puis une mise en contact des deux substrats. Un recuit permet de réaliser la solidarisation entre les deux substrats 102 et 112. Quelque soit la technique utilisée pour solidariser le premier substrat 102 au second substrat 112, ou bien même si l'on souhaite que les deux substrats 102 et 112 ne soient pas solidarisés l'un à 17 l'autre mais simplement approchés l'un de l'autre, les interconnexions électriques 120 peuvent être également formées par des nias traversant formés à travers les substrats 102 et 112.
Lorsque les interconnexions électriques 120 sont formées par l'intermédiaire de billes de matériau électriquement conducteur ou en réalisant un collage moléculaire des deux substrats 102 et 112, la face avant du premier substrat 102, face sur laquelle sont réalisés les éléments électroniques des pixels 104, est disposée en regard du second substrat 112 (car les contacts électriques des deux substrats 102, 112 doivent être disposés en regard les uns des autres). Il convient dans ce cas de réaliser un amincissement du premier substrat 102 afin que la photodétection puisse être réalisée depuis la face arrière du premier substrat 102 qui est destinée à être éclairée. Cet amincissement permet à la lumière de traverser le premier substrat 102 pour venir éclairer les photodiodes 106 des pixels 104. On décrit, en liaison avec les figures 2 à 4, plusieurs exemples de réalisation d'un pixel 104 du dispositif imageur 100 comportant chacun un circuit de lecture 108 différent.
Un premier exemple de réalisation d'un pixel 104 comportant une photodiode 106 et un circuit de lecture 108 relié électriquement à la photodiode 106 et au transistor MOS 110 de sélection de ligne de pixels est représenté sur la figure 2.
Dans ce premier exemple, le pixel 104 est un pixel actif de type 3T, c'est-à-dire comportant une 18 électronique analogique formée par trois transistors MOS. Un premier transistor MOS 122 comporte sa source et son drain reliés respectivement à la photodiode 106 et à un potentiel VDD. Un deuxième transistor MOS 124 comporte son drain relié au potentiel VDD, sa source étant reliée au drain du transistor 110 de sélection de ligne de pixels qui forme le troisième transistor MOS de ce pixel de type 3T. La grille du deuxième transistor 124 est reliée à la source du premier transistor 122. Le premier transistor MOS 122 forme ici un moyen de charge et de décharge de la photodiode 106 et permet de réinitialiser le pixel lorsque ce premier transistor MOS 122 est mis à l'état passant, la tension aux bornes de la capacité de jonction de la photodiode 106 étant alors mise à VDD. Le deuxième transistor MOS 124 forme un suiveur de tension réalisant une conversion des charges stockées dans la capacité de jonction de la photodiode 106 en une tension. Enfin, le transistor MOS 110 de sélection de pixels permet de délivrer, lorsque l'on adresse la ligne sur laquelle se trouve ce pixel 104, c'est-à-dire en mettant ce transistor MOS 110 à l'état passant, la tension fournie par le deuxième transistor MOS 124 sur le bus 118. Le pixel 104 représenté sur la figure 2 forme un pixel actif car son circuit de lecture 108 réalise à la fois la lecture des charges générées par la photodiode 106 et une amplification du signal lu par l'intermédiaire du deuxième transistor MOS 124 qui 19 forme un suiveur de tension et qui convertit les charges générées par la photodiode 106 en une tension. Dans une variante, il est possible que le pixel 104 représenté sur la figure 2 ne comporte pas le transistor MOS 110 de sélection de ligne de pixels. Dans ce cas, la fonction de sélection de ligne de pixels est remplie par le premier transistor MOS 122, la décharge de la photodiode 106 n'ayant lieu que lorsque l'on cherche à adresser la ligne de pixels sur laquelle se trouve ce pixel 104. Un deuxième exemple de réalisation d'un pixel 104 comportant une photodiode 106 et un circuit de lecture 108 relié à la photodiode 106 et au transistor MOS 110 de sélection de ligne de pixels est représenté sur la figure 3. Dans ce deuxième exemple, le pixel 104 est un pixel actif de type CTIA, ou à amplificateur de charges. La photodiode 106 est reliée à l'entrée négative d'un amplificateur de charges 126, une tension de polarisation étant appliquée sur l'entrée positive de l'amplificateur de charges 126. La sortie de l'amplificateur de charge 126 est reliée à son entrée négative par l'intermédiaire d'une capacité 128 et d'un premier transistor MOS 130, ces deux éléments étant reliés en parallèle l'un à l'autre. La sortie de l'amplificateur de charges 126 est également reliée à la source du transistor MOS 110 de sélection de ligne de pixels. 20 Le premier transistor MOS 130 forme ici un moyen de charge et de décharge de la capacité 128. Contrairement au pixel 104 précédemment décrit en liaison avec la figure 2 dans lequel la conversion charges / tension est réalisée grâce à la capacité aux bornes de la photodiode et au suiveur de tension, la conversion charges / tension est ici réalisée par l'amplificateur de charges 126 associé à la capacité 128. Enfin, le transistor MOS 110 permet de délivrer, lorsque l'on adresse la ligne sur laquelle se trouve ce pixel 104 en mettant à l'état passant le premier transistor MOS 110, la tension se trouvant en sortie de l'amplificateur de charges 126 sur le bus 118. Comme pour le pixel 104 représenté sur la figure 2, le pixel 104 représenté sur la figure 3 forme également un pixel actif. Là encore, dans une variante, il est possible de ne pas réaliser le transistor MOS 110 de sélection de ligne de pixels, ce rôle pouvant être rempli par le premier transistor MOS 130, de manière analogue au premier transistor MOS 122 tel que précédemment décrit. Un troisième exemple de réalisation d'un pixel 104 comportant une photodiode 106 et un circuit de lecture 108 relié à la photodiode 106 et au premier transistor MOS 110 de sélection de ligne de pixels est représenté sur la figure 4. Dans ce troisième exemple, le pixel 104 est un pixel actif de type 4T, c'est-à-dire comportant une électronique analogique formée par quatre transistors MOS. 21 De manière analogue au premier exemple de circuit de lecture 108 précédemment décrit en liaison avec la figure 2, le circuit de lecture 108 représenté sur la figure 4 comporte le premier transistor MOS 122 et le deuxième transistor MOS 124, dont les rôles sont similaires à ceux précédemment décrits en liaison avec l'exemple de la figure 2. Par rapport au pixel de la figure 2, le pixel 104 de ce troisième exemple de réalisation de pixel 104 comporte en outre un transistor MOS 132 supplémentaire disposé entre la photodiode 106 et le circuit de lecture 108. Ce transistor MOS 132 assure une isolation entre le circuit de lecture 108 et la photodiode 106, et permet de réaliser directement l'intégration des charges générées par la photodiode 106 lors de la décharge de la capacité de jonction de la photodiode 106 sans avoir à réinitialiser la photodiode 106 pour obtenir la mesure réalisée par le pixel.
On se réfère à la figure 5 qui représente schématiquement et partiellement un dispositif imageur 200 selon un second mode de réalisation. Par rapport au dispositif imageur 100 selon le premier mode de réalisation précédemment décrit en liaison avec la figure 1, les pixels 204 du dispositif imageur 200 ne comportent pas de transistor MOS 110 de sélection de ligne de pixels, et la sortie de chaque circuit de lecture 108 de chaque pixel 120 est reliée directement à une interconnexion électrique 120 formant une liaison électrique directe entre cette sortie de pixel 204 et le circuit de multiplexage 114. Ainsi, 22 dans ce second mode de réalisation, le circuit de multiplexage 114 comporte autant d'entrées que de pixels 204, et comporte une électronique permettant de réaliser le multiplexage des tensions provenant de l'ensemble des pixels 204 qui sont envoyées simultanément en entrée du circuit de multiplexage 114. Les différents exemples de réalisation de pixels 104 précédemment décrits en liaison avec les figures 2 à 4 peuvent s'appliquer pour la réalisation des pixels 204 du dispositif imageur 200, la seule différence étant l'absence du transistor MOS 110 de sélection de ligne de pixels. On se réfère maintenant à la figure 6 qui représente schématiquement et partiellement un dispositif imageur 300 selon un troisième mode de réalisation. A la différence du dispositif imageur 100 précédemment décrit en liaison avec la figure 1, chaque pixel 304 du dispositif imageur 300 comporte un autre transistor MOS 306 de sélection de pixels, servant à sélectionner l'une des colonnes de pixels 304. Ainsi, chaque pixel 304 d'un macropixel du dispositif imageur 300 peut être adressé individuellement en mettant à l'état passant les transistors MOS 110 et 306 du pixel en question. Etant donné que le dispositif imageur 300 permet de réaliser un adressage individuel des pixels 304, les bus 118 d'un même macropixel sont reliés électriquement les uns aux autres et la liaison électrique d'un macropixel avec le second substrat 112 est réalisée par l'intermédiaire d'une seule interconnexion électrique 120. De plus, 23 l'interconnexion électrique 120 est directement reliée au circuit électronique de traitement 116, le circuit de multiplexage utilisé dans les dispositifs imageurs 100 et 200 n'ayant plus d'utilité ici étant donné que les mesures réalisées par les pixels 304 d'un même macropixel sont envoyées séquentiellement, pixel par pixel, dans le circuit électronique de traitement 116 associé à ce macropixel. Les différentes variantes de réalisation des circuits de lecture 108 précédemment décrites en liaison avec les figures 2 à 4 s'appliquent également au dispositif imageur 300. On se réfère maintenant à la figure 7 qui représente schématiquement et partiellement un dispositif imageur 400 selon un quatrième mode de réalisation. Par rapport au dispositif imageur 100 selon le premier mode de réalisation précédemment décrit en liaison avec la figure 1, les pixels 404 du dispositif imageur 400 sont des pixels passifs de type 1T. En effet, chaque pixel 404 comporte une photodiode 106 et un transistor MOS 110 de sélection de ligne de pixels. De plus, contrairement aux pixels 104 du dispositif imageur 100, les pixels 404 du dispositif imageur 400 ne comportent pas de circuits de lecture réalisés au sein même des pixels 404. Afin de réaliser la conversion charges / tension des signaux de sortie des photodiodes 106, le dispositif imageur 400 comporte des circuits de lecture 108 communs à plusieurs pixels 404. Sur l'exemple de la figure 7, chaque circuit de lecture 108 est commun à deux pixels 404. On veillera 24 de préférence à ne pas relier plus de trois pixels 404 à un même circuit de lecture 108. Grâce aux transistors MOS 110 de sélection de ligne de pixels présents dans chaque pixel 404, le circuit de lecture 108 ne reçoit pas simultanément les charges délivrées par les deux photodiodes 106 qui sont reliées au circuit de lecture 108. Une sortie du circuit de lecture 108 est reliée à un autre transistor MOS 406 servant de moyens de sélection de colonne de pixels. Les tensions obtenues en sortie des circuits de lecture 108 sont ensuite envoyées dans le circuit de traitement 116 par les interconnexions 120. Sur l'exemple de la figure 7, chaque circuit de lecture 108 est relié à une interconnexion 120 qui lui est propre. Toutefois, étant donné que la sélection de pixel est réalisée au niveau du premier substrat (par les transistors MOS 110 et 406), il est possible de relier une partie ou la totalité des sources des transistors 406 entre elles, reliant entre elles les sorties des circuits de lecture 108, afin de minimiser le nombre d'interconnexions 120 à réaliser entre le premier substrat 102 au second substrat 112. Les circuits de lecture précédemment décrits en liaison avec les figures 2 à 4 peuvent être utilisés pour former les circuits de lecture 108 du dispositif imageur 400. Bien que dans tous les modes de réalisation précédemment décrits, chaque macropixel soit associé à un circuit électronique de traitement distinct, il est possible qu'un ou plusieurs circuits électroniques de 25
traitement 116 et/ou un ou plusieurs circuits de multiplexage 114 soient communs à plusieurs macropixels du dispositif imageur.5

Claims (13)

  1. REVENDICATIONS1. Dispositif imageur (100, 200, 300, 400) comportant au moins . - une pluralité de pixels (104, 204, 304, 404), chaque pixel (104, 204, 304, 404) comprenant au moins un photodétecteur (106), - une pluralité de circuits de lecture (108) associés à la pluralité de photodétecteurs (106), chaque circuit de lecture (108) comportant au moins un circuit de conversion de charges destinées à être délivrées par au moins un des photodétecteurs (106) en tension, - au moins un circuit électronique de traitement (116) apte à traiter les tensions destinées à être délivrées par les circuits de lecture (108), le dispositif imageur (100, 200, 300, 400) comportant au moins un premier substrat (102) sur lequel sont réalisés les pixels (104, 204, 304, 404) et les circuits de lecture (108), et au moins un second substrat (112), distinct du premier substrat (102), sur lequel est réalisé le circuit électronique de traitement (116), le second substrat (112) étant relié électriquement au premier substrat (102) par l'intermédiaire d'au moins une interconnexion électrique (120) formant une liaison électrique entre les circuits de lecture (108) et le circuit électronique de traitement (116). 27
  2. 2. Dispositif imageur (100, 200, 300, 400) selon la revendication 1, dans lequel chaque circuit de lecture (108) comporte au moins : - un premier transistor MOS (122, 130) apte à réaliser une charge et une décharge du photodétecteur (106) associé audit circuit de lecture (108), et - un second transistor MOS (124) ou un amplificateur de charges (126), formant le circuit de conversion de charges en tension dudit circuit de lecture (108).
  3. 3. Dispositif imageur (100, 200, 300, 400) selon l'une des revendications précédentes, dans lequel chaque pixel (104, 204, 304, 404) comporte en outre au moins un transistor MOS d'isolation (132) réalisé sur le premier substrat (102), entre le photodétecteur (106) dudit pixel (104, 204, 304, 404) et le circuit de lecture (108) associé audit photodétecteur (106).
  4. 4. Dispositif imageur (100, 200, 300) selon l'une des revendications précédentes, dans lequel chaque pixel (104, 204, 304) comporte un des circuits de lecture (108) distinct des circuits de lecture (108) des autres pixels (104, 204, 304).
  5. 5. Dispositif imageur (100, 200) selon la revendication 4, comportant en outre au moins un circuit de multiplexage (114) réalisé sur le second substrat (112) et formant des premiers moyens de sélection de pixels (104, 204), les circuits de lecture (108) étant reliés électriquement au circuit 28 électronique de traitement (116) par l'intermédiaire du circuit de multiplexage (114), une sortie du circuit de multiplexage (114) étant reliée à au moins une entrée du circuit électronique de traitement (116) par au moins un bus d'interconnexion (117) réalisé sur le second substrat (112).
  6. 6. Dispositif imageur (200) selon la revendication 5, dans lequel chaque circuit de lecture (108) est relié électriquement au second substrat (112) par une interconnexion électrique (120) distincte des interconnexions électriques (120) reliant les autres circuits de lecture (108) au second substrat (112).
  7. 7. Dispositif imageur (100) selon la revendication 5, dans lequel les pixels (104) sont disposés en matrice et les sorties des pixels (104) d'une même colonne de la matrice sont reliées électriquement les unes aux autres par un bus de connexion (118) réalisé sur le premier substrat (102).
  8. 8. Dispositif imageur (100) selon la revendication 7, dans lequel chaque bus de connexion (118) est relié électriquement à une interconnexion électrique (120) distincte des interconnexions électriques (120) reliées aux autres bus de connexion (118) et réalisée entre le premier substrat (102) et le second substrat (112), et dans lequel les interconnexions électriques (120) relient électriquement les bus de connexion (118) à des entrées du circuit de multiplexage (114). 29
  9. 9. Dispositif imageur (300) selon la revendication 4, dans lequel les pixels (304) sont disposés en matrice et les sorties des pixels (304) d'une même colonne de la matrice sont reliées électriquement les unes aux autres par un bus de connexion (118) réalisé sur le premier substrat (102), les bus de connexion (118) étant reliés électriquement les uns aux autres et à l'interconnexion électrique (120), et dans lequel chaque pixel (304) comporte en outre au moins un transistor MOS (306) disposé entre le circuit de lecture (108) dudit pixel (304) et le bus de connexion (118) auquel est relié ledit pixel (304) et formant des premiers moyens de sélection de pixels (304).
  10. 10. Dispositif imageur (100, 200, 300) selon l'une des revendications 5 à 9, comportant en outre des seconds moyens de sélection de pixels (104, 204, 304) coopérant avec les premiers moyens de sélection de pixels (104, 204, 304) pour que le circuit électronique de traitement (116) reçoive successivement en entrée les tensions destinées à être délivrées par les circuits de lecture (108), les seconds moyens de sélection de pixels (104, 204, 304) étant formés par le circuit de multiplexage (114) ou par le premier transistor MOS (124, 130) du circuit de lecture (108) ou par un autre transistor MOS (110) réalisé sur le premier substrat (102) et disposé entre le circuit de lecture (108) dudit pixel (104, 304) et le bus de connexion (118) auquel est relié ledit pixel (104, 304). 30
  11. 11. Dispositif imageur (400) selon l'une des revendications 1 à 3, dans lequel plusieurs pixels (404) sont reliés électriquement à un même circuit de lecture (108), chaque pixel (404) comportant des premiers moyens (110) de sélection de pixels disposés entre le photodétecteur (106) dudit pixel (404) et le circuit de lecture (108), une sortie du circuit de lecture (108) étant reliée à des seconds moyens (406) de sélection de pixels (404) coopérant avec les premiers moyens (110) de sélection de pixels (404) pour que le circuit électronique de traitement (116) reçoive successivement en entrée les tensions destinées à être délivrées par les circuits de lecture (108).
  12. 12. Dispositif imageur (100, 200, 300, 400) selon l'une des revendications précédentes, dans lequel la pluralité de pixels (104, 204, 304, 404) forment un macropixel, le dispositif imageur (100, 200, 300, 400) comportant une pluralité de macropixels réalisés sur le premier substrat (102) et une pluralité de circuits électroniques de traitement (116) réalisés sur le second substrat (112), chaque macropixel étant relié électriquement à un des circuits électroniques de traitement (116) par l'intermédiaire d'au moins une interconnexion électrique (120) distincte reliant électriquement le premier substrat (102) au second substrat (112).
  13. 13. Dispositif imageur (100, 200, 300, 400) selon l'une des revendications précédentes, dans lequel le ou les circuits électroniques de traitement (116) 31 sont aptes à réaliser au moins une conversion analogique - numériques des tensions destinées à être délivrées par les circuits de lecture (108).5
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