FR2941113A1

FR2941113A1 - Procede de detection du verrouillage d'une boucle a verrouillage de phase et dispositif associe

Info

Publication number: FR2941113A1
Application number: FR0950224A
Authority: FR
Inventors: Michael Kraemer; Sebastien Rieubon
Original assignee: STMicroelectronics Grenoble 2 SAS
Current assignee: STMicroelectronics Grenoble 2 SAS
Priority date: 2009-01-15
Filing date: 2009-01-15
Publication date: 2010-07-16
Anticipated expiration: 2029-01-15
Also published as: US8212597B2; US20100176845A1; FR2941113B1

Abstract

Procédé de détection du verrouillage d'une boucle à verrouillage de phase 1. Dans ce procédé, on ouvre une fenêtre temporelle Fenêtre pendant laquelle on observe l'arrivée des fronts utiles des signaux d'entrée du comparateur de phase 3 d'une boucle à verrouillage de phase 1.

Description

B08-4076FR - FZ/EHE

Société par Actions Simplifiée dite : STMicroelectronics (Grenoble 2) SAS Procédé de détection du verrouillage d'une boucle à verrouillage de phase et dispositif associé. Invention de : Mickaël KRAEMER Sébastien RIEUBON Procédé de détection du verrouillage d'une boucle à verrouillage de phase et dispositif associé.

L'invention concerne le traitement d'un signal électronique, et, plus particulièrement, la détection de verrouillage d'une boucle à verrouillage de phase. Une boucle à verrouillage de phase est un système électronique utilisé pour l'asservissement de la phase instantanée d'un signal électronique de sortie, issu de cette boucle à verrouillage de phase, à la phase instantanée d'un signal électronique d'entrée (signal de référence) reçu par cette même boucle à verrouillage de phase. Cependant, elle permet également d'asservir une fréquence du signal de sortie sur un multiple de la fréquence du signal d'entrée. Une boucle à verrouillage de phase procède par incrémentation, ou décrémentation, de la fréquence d'un signal d'horloge fourni par un oscillateur interne, en fonction de l'écart de phase existant entre lesdits signaux entrant et sortant. Une boucle à verrouillage de phase classique comprend généralement un comparateur de phase recevant le signal de référence et un deuxième signal issu du signal de sortie, une pompe de charges, un filtre de boucle, un oscillateur contrôlé en tension, et un diviseur de fréquence. Une boucle à verrouillage de phase fractionnaire se distingue d'une boucle à verrouillage de phase classique de part le fait qu'à la place d'un diviseur de fréquence à rapport de division entier, elle comprend un diviseur de fréquence fractionnaire, c'est-à-dire à division non entière. Il existe plusieurs manières plus ou moins robustes, et/ou plus ou moins coûteuses en temps et en espace de détecter le verrouillage d'une boucle à verrouillage de phase.

Une première solution connue consiste à appliquer un modèle fréquentiel en utilisant deux compteurs comptant respectivement les fronts utiles de chacun des deux signaux entrant dans le comparateur de phase, à savoir le signal de référence et ledit deuxième signal (ou signal de comparaison issu) du diviseur de fréquence. Dans ce type de modèle de détection de verrouillage, étant donné que seul les moyennes des fréquences sont comparées, les signaux de référence et de comparaison sont analysés pendant un temps relativement long afin d'améliorer la probabilité de stabilité du signal de comparaison, et donc la probabilité que la boucle à verrouillage de phase soit bien verrouillée. De part le temps nécessaire à la détection de verrouillage, ce type de modèle de détection peut retarder la mise en route du système contrôlé par la boucle à verrouillage de phase. De plus, plus la précision de détection souhaitée est importante, plus les compteurs utilisés pour le signal de référence et pour le signal de comparaison prennent de la place dans le dispositif. Un second type de solution également connue consiste à utiliser deux bascules de type D avec des retards imposés par une charge de capacité, et une porte logique ET. Les systèmes de détection de verrouillage d'une boucle à verrouillage de phase de ce type pose des problèmes de robustesse par rapport aux variations de process de fabrication, de tension et de température, et sont sujets à des phénomènes de surtension locales (connus sous le terme de glitch en anglais), altérant alors la précision de détection qui dépend fortement de la variation de ces paramètres. Dans le cas d'une PLL fractionnaire, la division n'est pas entière et n'est en conséquence pas constante. Le rapport changeant tout le temps, la période instantanée n'est pas fixe. On a alors l'impression que la PLL n'est pas verrouillée Un troisième type de solution également connu consiste à utiliser un compteur qui permet d'inhiber la sortie de la boucle à verrouillage de phase pendant un temps fixe et de considérer la PLL verrouillée après ce temps fixe sans effectuer d'analyse des signaux, ce qui peut parfois être faux. Cependant, les dispositifs basés sur ce type de solution sont coûteux en temps pour la boucle à verrouillage de phase et coûteux en terme d'espace physique occupé. D'autre part, ces dispositifs posent également des problèmes de robustesse par rapport aux variations de process de fabrication, de tension et de température. Selon des modes de mise en oeuvre et de réalisation, il est proposé un procédé et un dispositif de détection de verrouillage d'une boucle à verrouillage de phase permettant de réduire la consommation énergétique, et s'appliquant aussi bien à des boucles à verrouillages de phases entières qu'à des boucles à verrouillage de phase fractionnaires. I1 est aussi proposé un procédé et un dispositif pouvant offrir un seuil réglable de verrouillage permettant d'ajuster la fiabilité de détection du verrouillage. Selon un mode de réalisation, le dispositif proposé est peu coûteux en place et peut être inclus dans le dispositif numérique de commande de la boucle à verrouillage de phase. I1 est part ailleurs peu sensible aux variations de process de fabrication, de tension et de température, et est plus robuste que les solutions de l'art antérieur. I1 est proposé en particulier de détecter le verrouillage d'une boucle à verrouillage de phase, en ouvrant une fenêtre temporelle pendant laquelle on observe l'arrivée des fronts utiles des signaux d'entrée du comparateur de phase d'une boucle à verrouillage de phase. Selon un aspect, il est proposé un procédé de détection du verrouillage d'une boucle à verrouillage de phase générant un signal de sortie et comportant un comparateur de phase recevant en entrée un signal de référence et un deuxième signal (qu'on pourra aussi nommer, par exemple, signal de comparaison) issu du signal de sortie. Selon une caractéristique générale, le procédé comprend plusieurs exécutions successives des étapes a) à c) suivantes a) une génération d'une fenêtre temporelle ayant une largeur temporelle égale à au moins deux périodes d'un troisième signal issu du signal de sortie et centrée sur un front utile du deuxième signal (le troisième signal peut correspondre directement au signal de sortie ou indirectement au signal de sortie, par exemple au signal de sortie ayant subit une division fréquentielle) ; b) une première comparaison entre la valeur du signal de référence et la valeur du deuxième signal pour un premier front utile du troisième signal compris dans la fenêtre temporelle et situé d'un côté dudit front utile du deuxième signal ; c) une deuxième comparaison entre la valeur du signal de référence et la valeur du deuxième signal pour un second front utile du troisième signal successif au premier front utile, compris dans la fenêtre temporelle et situé de l'autre côté dudit front utile du deuxième signal; et d) une génération d'un signal de détection de verrouillage de la boucle à verrouillage de phase si, à chaque exécution, les 20 25 première et deuxième comparaisons révèlent des valeurs identiques pour le signal de référence et le deuxième signal. En répétant successivement les étapes a) à c), on va pouvoir comparer les valeurs du signal de référence aux valeurs du deuxième signal pour le premier et le deuxième fronts utiles pour des fenêtres temporelles successives. Ainsi, si un verrouillage de la boucle à verrouillage de phase est détectée pour une fenêtre temporelle, il est possible de vérifier que ce verrouillage n'est pas un accident en s'assurant du verrouillage de la boucle à verrouillage de phase pour un nombre de fenêtres temporelles successives après cette détection. Le nombre de détections successives sera supérieur ou égal à deux. Le nombre de détections successives sera ajusté suivant le niveau de fiabilité de détection désiré. De préférence, on génère une fenêtre temporelle ayant une largeur temporelle égale à deux périodes du troisième signal et centrée sur un front descendant du deuxième signal, et dans les étapes b) et c) on mesure seulement la valeur du signal de référence. Selon un autre aspect, il est proposé un dispositif de détection du verrouillage d'une boucle à verrouillage de phase générant un signal de sortie et comportant un comparateur de phase recevant en entrée un signal de référence et un deuxième signal issu du signal de sortie. Selon une caractéristique générale de cet autre aspect, ce dispositif comprend : - des moyens de génération d'une fenêtre temporelle aptes à générer une fenêtre temporelle ayant une largeur temporelle égale à au moins deux périodes d'un troisième signal issu du signal de sortie et centrée sur un front utile du deuxième signal ; - des moyens de comparaison aptes à une première et une deuxième comparaisons entre la valeur du signal de référence et la valeur du deuxième signal pour, respectivement, un premier front utile et un second front utile successifs du troisième signal compris dans la fenêtre temporelle et situés de part et d'autre du front utile du deuxième signal ; - des moyens de commande aptes à activer plusieurs fois de suite les moyens de génération et les moyens de comparaison ; et - des moyens de détection aptes à générer un signal de détection de verrouillage de la boucle à verrouillage de phase si, à chaque activation des moyens de comparaison, les premières et deuxième comparaisons révèlent des valeurs identiques pour le signal de référence et le deuxième signal. De préférence, les moyens de comparaison comprennent un module de comparaison comprenant une bascule de détection de type D dont l'entrée d'horloge reçoit le signal de fenêtre temporelle, et un module logique de comparaison apte à réaliser une opération logique 20 ET. Les moyens de génération d'une fenêtre temporelle génèrent préférentiellement une fenêtre temporelle d'une largeur temporelle correspondant à deux périodes du troisième signal centrée sur un front descendant du deuxième signal. 25 Avantageusement, les moyens de comparaisons comprennent un module d'analyse mesurant seulement la valeur du signal de référence pour le premier font utile et pour le second front utile. Le module d'analyse peut avantageusement comprendre une première bascule de type D et une seconde bascule de type D, l'entrée 10 15 d'horloge de la première bascule et l'entrée d'horloge de la seconde bascule recevant chacune le signal de sortie d'un module logique de fenêtrage apte à réaliser une opération logique ET du signal de fenêtre temporelle avec le troisième signal, la première bascule recevant en entrée le signal de référence, et la seconde bascule recevant en entrée le signal de sortie de la première bascule Dans un autre mode de réalisation, le module d'analyse peut aussi comprendre une première bascule de mesure de type D et une seconde bascule de mesure de type D recevant chacune en entrée le signal de référence, l'entrée d'horloge de la première bascule de mesure recevant un signal de sortie d'un premier module logique apte à réaliser une opération logique ET du troisième signal avec un premier signal d'autorisation d'analyse pour le premier front utile du troisième signal, et l'entrée d'horloge de la seconde bascule de mesure recevant un signal de sortie d'un second module logique apte à réaliser une opération logique ET du troisième signal avec un second signal d'autorisation d'analyse pour le second front utile du troisième signal. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels : - la figure 1 représente de manière schématique une boucle à verrouillage de phase et un dispositif de détection de verrouillage de la boucle à verrouillage de phase associé ; - la figure 2 représente de manière schématique une première implémentation possible d'une partie d'un dispositif de détection de verrouillage d'une boucle à verrouillage de phase ; - la figure 3 représente de manière schématique une seconde implémentation possible d'une partie d'un dispositif de détection de verrouillage d'une boucle à verrouillage de phase ; - la figure 4 présente un exemple de chronogrammes obtenus lors de la détection d'un verrouillage d'une boucle à verrouillage de phase ; - la figure 5 présente un synoptique d'un procédé de détection de verrouillage d'une boucle à verrouillage de phase selon un mode de mise en oeuvre. La figure 1 représente de manière schématique une boucle à verrouillage de phase 1, qu'on notera par la suite PLL pour Phase-Locked Loop, et un dispositif 2 de détection de verrouillage de la boucle à verrouillage de phase 1.

La PLL 1 comprend un comparateur de phase 3, une pompe de charge 4, un filtre de boucle 5, un oscillateur contrôlé en tension 6, et un diviseur de fréquence 7. Le comparateur de phase 3 de la PLL 1 reçoit en entrée un signal de référence Ref et un deuxième signal issu du signal de sortie Util de la PLIA. Le diviseur de fréquence 7 de la PLL 1 délivre un deuxième signal, qu'on nommera par la suite signal de comparaison Comp, et un troisième signal Ech, ces deux signaux étant générés à partir du signal de sortie Util que le diviseur de fréquence 7 reçoit en entrée. Le troisième signal Ech correspond au signal de sortie Util, ou bien au signal de sortie dont la fréquence a été divisée. Dans ce dernier cas, la fréquence du signal peut être égale ou différente de celle du signal de comparaison Comp. Le comparateur de phase 3 compare les phases du signal de référence Ref et du signal de comparaison Comp, et génère en sortie un signal proportionnel à la différence de phase entre ces deux signaux. La pompe de charge 4 injecte ou retire ensuite des charges dans le filtre de boucle 5 par l'intermédiaire de deux sources de courant contrôlées par les signaux d'entrées UP et DOWN issus du comparateur de phases 3 afin de verrouiller la phase du signal de comparaison Comp avec la phase du signal de référence Ref. Le filtre de boucle 5 permet de stabiliser la boucle de rétroaction constituée par le diviseur de fréquence 7, et de filtrer les éléments de bruit intrinsèques et extrinsèques. L'oscillateur contrôlé en tension 6 a pour fonction de générer un signal de sortie Util périodique dont la fréquence est proportionnelle à la tension appliquée à son entrée. Ce signal de sortie de l'oscillateur contrôlé en tension 6 correspond au signal de sortie Util de la PLL 1. Le dispositif 2 de détection de verrouillage de la boucle à verrouillage de phase 1 comprend des moyens 8 de génération d'une fenêtre temporelle Fenêtre des fronts utiles des signaux d'entrée du comparateur de phase 3, des moyens 9 de comparaison des signaux de comparaison Comp et de référence Ref, des moyens 10 de commande des moyens 8 de génération et des moyens 9 de comparaison, et des moyens 11 de détection.

Les moyens 9 de comparaison reçoivent en entrée les signaux de comparaison Comp et de référence Ref, ainsi que la fenêtre temporelle Fenêtre et le troisième signal Ech, et sont capables de vérifier si la phase du signal de comparaison Comp est verrouillée avec la phase du signal de référence Ref. Les moyens 10 de commande, commandés à la fréquence du troisième signal Ech délivré en entrée des moyens de commande 10, activent les moyens 8 de génération ainsi que les moyens 9 de comparaison de manière répétée afin de réaliser plusieurs comparaisons successives et s'assurer ainsi du verrouillage de la PLL 1. Les moyens 11 de détection prennent en compte ce verrouillage de phase. Lorsque plusieurs verrouillages ont été détectés successivement, les moyens 11 de détection délivrent un signal indiquant que la boucle à verrouillage de phase est bien verrouillée si les valeurs du signal de référence et du deuxième signal sont identiques. Dans les figures 2 et 3, la fenêtre temporelle Fenêtre est générée de manière à être symétriquement distribuée de part et d'autre d'un front utile du signal de comparaison Comp et de manière à être la plus étroite possible temporellement, c'est-à-dire qu'elle se trouve générée pendant deux périodes du troisième signal Ech. Le premier front utile A et le second front utile B ainsi contenus dans la fenêtre temporelle d'analyse sont distincts et successifs. En choisissant ainsi un front descendant ou un front montant du signal de comparaison Comp, on connaît déjà la valeur du signal de comparaison Comp pour le premier front utile A et pour le deuxième front utile B. Dans le cas d'un front descendant, le signal de comparaison Comp possèdera une valeur booléenne non nulle pour le premier front utile A, et une valeur booléenne nulle pour le second front utile B. Au contraire, dans le cas d'un front montant, le signal de comparaison Comp possèdera une valeur booléenne nulle pour le premier front utile A, et une valeur booléenne non nulle pour le second front utile B. De cette manière, il suffit de déterminer la valeur du signal de référence Ref pour le premier front utile A et pour le second front utile B et de les comparer à des valeurs booléennes déterminées en fonction du type de front utile choisi pour le signal de comparaison Comp. La figure 2 représente de manière schématique une première implémentation possible des moyens 9 de comparaison d'un dispositif 2 de détection de verrouillage de phase d'une PLL 1 selon un premier exemple de mode de réalisation. Dans ce premier exemple de mode de réalisation, les moyens 9 de comparaison comprennent un module d'analyse 20 une première bascule 21 de type D et une seconde bascule 22 de type D, ainsi qu'un module logique 23 de fenêtrage apte à réaliser une opération logique de combinaison ET entre le troisième signal Ech et le signal de fenêtre temporelle Fenêtre issu des moyens 8 de génération d'une fenêtre temporelle des fronts utiles des signaux d'entrée du comparateur de phase 3. Le module logique 23 de fenêtrage permet ainsi de définir une fenêtre temporelle synchronisée avec le troisième signal Ech. Les entrées d'horloge de la première bascule 21 et de la deuxième bascule 22 reçoivent ainsi en entrée le signal de sortie du module logique 23 de fenêtrage. La première et la seconde bascules 21 et 22 de type D réalisent ainsi une analyse du signal de référence Ref uniquement durant la période correspondant à la fenêtre temporelle Fenêtre générée par les moyens 8 de génération d'une fenêtre temporelle. Ainsi, lorsque la fenêtre temporelle Fenêtre est générée et le premier front utile A est généré, la première bascule 21 et la seconde bascule 22 sont mises en fonctionnement. Dans un premier temps, la seconde bascule 22 recopie en sortie la valeur du signal reçu en entrée, c'est-à-dire la valeur RefA du signal de référence Ref pour le premier front utile A, tandis que la première bascule 21 ne recopie qu'un signal nul puisque le signal en entrée est nul. En effet aucun évènement n'a été enregistré auparavant. Lors du front utile suivant, le second front utile B, la première bascule 21 recopie en sortie la valeur du signal en entrée qui correspond alors à la valeur du signal de sortie de la seconde bascule 22 pour le front utile précédent, c'est-à-dire à la valeur RefA du signal de référence Ref lors du premier front utile A. La seconde bascule 22 recopie, quant à elle, en sortie la valeur du signal en entrée, qui correspond alors à la valeur RefB du signal de référence Ref pour le second front utile B. Les moyens 9 de comparaison d'un dispositif 2 de détection de verrouillage de phase d'une PLL 1 comprennent également un module 30 de comparaison comprenant un module de négation 24, un module logique de comparaison 25, et une bascule de détection 26 de type D.

Le module de négation 24 reçoit en entrée le signal issu de la seconde bascule 22 de type D et réalise une opération de négation de manière instantanée. Ainsi, si la valeur du signal issu de la seconde bascule 22 était non nulle, elle sera nulle en sortie du module de négation 24, et si, en revanche, le signal issu de la seconde bascule 22 possédait une valeur nulle, le signal en sortie du module de négation 24 sera nul. Le module logique de comparaison 25 reçoit en entrée le signal issu du module de négation 24 et le signal issu de la première bascule 21. I1 réalise alors une opération logique ET des deux signaux en entrée. Ainsi, si les deux signaux sont non nuls, c'est-à-dire si le signal issu de la première bascule 21 est non nul et si le signal issu de la seconde bascule 22 est nul, alors le signal en sortie du module logique de comparaison 25 sera non nul. Sinon, le signal émanant du module logique de comparaison 25 est nul.

Le signal issu du module logique de comparaison 25 est alors injecté en entrée de la bascule de détection 26 qui reçoit également en entrée d'horloge le signal de sortie du module logique 23 de fenêtrage. Ainsi, si le signal en entrée de la bascule de détection 26 est non nul et que le signal issu du module de fenêtrage commandant l'horloge de la bascule de détection 26 est non nul, alors, la bascule de détection 26 recopiant en sortie le signal d'entrée, le signal issu du module 30 de comparaison sera non nul, signalant de ce fait une détection ponctuelle de verrouillage de la PLL 1. Sinon le signal de sortie est nul indiquant que la PLL 1 n'est pas verrouillée. Si le module 30 de comparaison délivre un signal de sortie non nul, indiquant de ce fait une détection ponctuelle de verrouillage de la PLL 1, les moyens 11 de détection incrémentent un moyen de comptage non représenté. Une fois que les moyens 11 de détection ont reçu le signal de détection ponctuelle de verrouillage de la PLL 1 un nombre n de fois successives fixé préalablement, la PLL est alors considérée comme verrouillée de manière continue et un signal de détection de verrouillage de la PLL 1 est généré par les moyens 11 de détection.

La figure 3 représente de manière schématique une seconde implémentation possible des moyens 9 de comparaison d'un dispositif 2 de détection de verrouillage de phase d'une PLL 1 selon un second exemple de mode de réalisation. Dans ce second exemple de mode de réalisation, le module 20 d'analyse comprend une première bascule de mesure 31 de type D et une seconde bascule de mesure 32 de type D, ainsi qu'un premier module logique 33 d'autorisation d'analyse et un second module logique 34 d'autorisation d'analyse tout deux aptes à réaliser une opération logique de combinaison ET entre le troisième signal Ech et un signal d'autorisation d'analyse pour un front utile. Le premier module logique 33 d'autorisation d'analyse permet ainsi de définir un premier front utile A du troisième signal Ech sur lequel une première mesure de la valeur du signal de référence Ref va être réalisée. Le second module logique 34 d'autorisation d'analyse permet de définir un second front utile B du troisième signal Ech sur lequel une seconde mesure de la valeur du signal de référence Ref va être réalisée. L'entrée d'horloge de la première bascule de mesure 31 de type D reçoit le signal issu du premier module logique 33 d'autorisation d'analyse. Ainsi, la première bascule de mesure 31 ne fonctionnera que pour le premier front utile A défini par le premier module logique 33 d'autorisation d'analyse. La première bascule de mesure 31 de type D reçoit en entrée le signal de référence Ref et recopie sa valeur RefA en sortie pour le premier front utile A. Ainsi, au premier front utile A, si le signal de référence Ref possède un niveau logique haut, soit un niveau binaire non nul, le signal résultant de la première bascule de mesure 31 sera égale à un niveau logique haut, soit un niveau binaire non nul. Si, en revanche, le signal de référence Ref possède un niveau logique bas, soit un niveau binaire nul, le signal résultant de la première bascule de mesure 31 sera égale à un niveau logique bas, soit un niveau binaire nul. La sortie de la première bascule de mesure 31 conservera la valeur ainsi détectée en mémoire jusqu'au début d'un nouveau cycle d'analyse avec une nouvelle autorisation d'échantillonnage pour un premier front utile A, l'entrée d'horloge recevant un signal nul entre deux cycles. L'entrée d'horloge de la seconde bascule de mesure 32 de type D reçoit le signal issu du second module logique 34 d'autorisation d'analyse. Ainsi, la seconde bascule de mesure 32 ne fonctionnera que pour le second front utile B défini par le second module logique 34 d'autorisation d'analyse. La seconde bascule de mesure 32 de type D reçoit en entrée le signal de référence Ref et recopie sa valeur RefB en sortie pour le second front utile B. Ainsi, au second front utile B, si le signal de référence Ref possède un niveau logique haut, soit un niveau binaire non nul, le signal résultant de la seconde bascule de mesure 32 sera égal à un niveau logique haut, soit un niveau binaire non nul. Si, en revanche, le signal de référence Ref possède un niveau logique bas, soit un niveau binaire nul, le signal résultant de la seconde bascule de mesure 32 sera égale à un niveau logique bas, soit un niveau binaire nul. Dans ce second exemple de mode de réalisation, le module 30 de comparaison d'un dispositif 2 de détection de verrouillage de phase d'une PLL 1 est le même que dans le premier exemple illustré par la figure 2. Dans ce second exemple de mode de réalisation, le module de négation 24 reçoit en entrée le signal issu de la seconde bascule de mesure 32 de type D et réalise une opération de négation. Ainsi, si la valeur du signal issu de la seconde bascule de mesure 32 était non nulle, elle sera nulle en sortie du module de négation 24, et si, en revanche, le signal issu de la seconde bascule de mesure 32 était nul, le signal en sortie du module de négation 24 sera nul. Dans cet exemple, le module logique de comparaison 25 reçoit en entrée le signal issu du module de négation 24 et le signal issu de la première bascule de mesure 31. Il réalise alors une opération logique ET des deux signaux en entrée. Ainsi, si les deux signaux sont non nuls, c'est-à-dire si le signal issu de la première bascule de mesure 31 est non nul et si le signal issu de la seconde bascule de mesure 32 est nul, alors le signal en sortie du module logique de comparaison 25 sera non nul. Sinon, le signal résultant du module logique de comparaison 25 est nul. La figure 4 présente un exemple de chronogrammes obtenus lors de la détection d'un verrouillage d'une boucle à verrouillage de phase. Le premier chronogramme représente la variation temporelle du troisième signal Ech. Le second chronogramme représente la variation temporelle du signal de comparaison Comp issu du diviseur de fréquence 7 et qui est délivré au comparateur de phase 3 de la PLL 1. Le troisième chronogramme représente la fenêtre temporelle Fenêtre des fronts utiles ouverte à l'instant où l'on désire mesurer la valeur du signal de référence Ref. Les quatre derniers chronogrammes représentent la variation temporelle de quatre exemples de signaux de références Refl, Ref2, Ref3 et Ref4. Les fronts utiles utilisés dans cet exemple sont les fronts descendant pour chacun des signaux. La fenêtre temporelle Fenêtre est générée de manière à être temporellement symétrique par rapport à un front utile du signal de comparaison Comp. Dans notre exemple la fenêtre temporelle générée est symétriquement distribuée de part et d'autre d'un front descendant du signal de comparaison Comp. Pour obtenir une bonne précision, il a été choisi dans cet exemple de prendre une largeur temporelle pour la fenêtre temporelle égale à deux périodes du troisième signal Ech. Le signal de référence Ref est alors mesuré pour un premier front utile A et un deuxième front utile B successifs, contenus dans la fenêtre temporelle Fenêtre. Dans le premier exemple de signal de référence Refl, le signal de référence Refl est non nul pour le premier front utile A et nul pour le second front utile B. Dans le second exemple de signal de référence Ref2, le signal de référence Ref2 est nul pour le premier front utile A ainsi que pour le second front utile B.

Dans le troisième exemple de signal de référence Ref3, le signal de référence Ref3 est nul pour le premier front utile A et non nul pour le second front utile B. Enfin dans le quatrième et dernier exemple de signal de référence Ref4, le signal de référence Ref4 est également nul pour le premier front utile A et non nul pour le second front utile B.

Dans ces quatre exemples, seul le cas du premier exemple, soit le premier signal de référence Refl, présente un cas de verrouillage de la PLL1. En effet, l'écart de phase entre le signal de comparaison Comp et le signal de référence Refl est inférieur à une demie période d'échantillonnage. Si cet écart est maintenu pendant plusieurs périodes du signal de référence, on considère alors que la PLL 1 est verrouillée de manière continue. I1 est à noter qu'il suffit d'augmenter la fréquence du signal de sortie Ech pour augmenter la précision de détection de verrouillage de la PLL 1. La figure 5 présente un synoptique d'un procédé de détection de verrouillage d'une boucle à verrouillage de phase 1 selon un mode de mise en oeuvre. Dans une première étape 501, on génère une fenêtre temporelle Fenêtre des fronts utiles, la fenêtre temporelle Fenêtre étant générée de manière a être symétriquement distribuée de part et d'autre d'un front utile du signal de comparaison Comp, et ayant une largeur temporelle égale au moins à deux périodes du troisième signal Ech. Dans une étape suivante 502, on mesure une première valeur RefA du signal de référence Ref pour un premier front utile A contenu dans la fenêtre temporelle Fenêtre. Dans une étape suivante 503, on mesure une seconde valeur RefB du signal de référence Ref pour un second front utile B contenu dans la fenêtre temporelle Fenêtre et successif au premier front utile A du signal d'échantillonnage.

On compare ensuite, dans une étape 504, la première valeur RefA du signal de référence Ref à une valeur booléenne non nulle, et la seconde valeur RefB du signal de référence à une valeur booléenne nulle. Ces valeurs booléennes de comparaison sont choisies de la sorte, du fait qu'on a centré la fenêtre temporelle Fenêtre sur un front descendant du signal de comparaison Comp. Si les conditions de l'étape 504 ne sont pas vérifiées, on réinitialise, dans une étape 505, le moyen de comptage des moyens de détection 11 avant de retourner à la première étape 501. Sinon, dans une étape 506, on incrémente le moyen de comptage des moyens de détection 11. A la suite de l'étape 506, on teste si le moyen de comptage des moyens de détection 11 a atteint une valeur n correspondant à un nombre n de répétitions successives pendant lesquelles le signal de comparaison Comp a été détecté verrouillé avec le signal de référence Ref. Si le moyen de comptage n'a pas atteint le nombre n, on repart à la première étape 501, sinon on génère dans une étape 508, un signal indiquant que la PLL 1 est verrouillée.

Claims

REVENDICATIONS1. Procédé de détection du verrouillage d'une boucle à verrouillage de phase (1) générant un signal de sortie (Util) et comportant un comparateur de phase (3) recevant en entrée un signal de référence (Ref) et un deuxième signal (Comp) issu du signal de sortie (Util), caractérisé en ce que le procédé comprend plusieurs exécutions successives des étapes a) à c) : a) une génération d'une fenêtre temporelle (Fenêtre) ayant une largeur temporelle égale à au moins deux périodes d'un troisième signal (Ech) issu du signal de sortie (Util) et centrée sur un front utile du deuxième signal (Comp) ; b) une première comparaison entre la valeur du signal de référence (Ref) et la valeur du deuxième signal (Comp) pour un premier front utile (A) du troisième signal (Ech) compris dans la fenêtre temporelle (Fenêtre) et situé d'un côté dudit front utile du deuxième signal (Comp) ; c) une deuxième comparaison entre la valeur du signal de référence (Ref) et la valeur du deuxième signal (Comp) pour un second front utile (B) du troisième signal (Ech) successif au premier front utile (A), compris dans la fenêtre temporelle (Fenêtre) et situé de l'autre côté dudit front utile du deuxième signal (Comp) ; et d) une génération d'un signal de détection de verrouillage de la boucle à verrouillage de phase (1) si, à chaque exécution, les première et deuxième comparaisons révèlent des valeurs identiques pour le signal de référence (Ref) et le deuxième signal (Comp).
2. Procédé selon la revendication 1, dans lequel on génère une fenêtre temporelle (Fenêtre) ayant une largeur temporelle égale à deux périodes du troisième signal (Ech) et centrée sur un front descendantdu deuxième signal (Comp), dans les étapes b) et c) on mesure seulement la valeur du signal de référence (Ref).
3. Dispositif (2) de détection du verrouillage d'une boucle à verrouillage de phase (1) générant un signal de sortie (Util) et comportant un comparateur de phase (3) recevant en entrée un signal de référence (Ref) et un deuxième signal (Comp) issu du signal de sortie (Util), caractérisé en ce qu'il comprend : - des moyens (8) de génération d'une fenêtre temporelle aptes à générer une fenêtre temporelle (Fenêtre) ayant une largeur temporelle égale à au moins deux périodes d'un troisième signal (Ech) issu du signal de sortie (Util) et centrée sur un front utile du deuxième signal (Comp) ; - des moyens (9) de comparaison aptes à réaliser une première et une deuxième comparaison entre la valeur du signal de référence (Ref) et la valeur du deuxième signal (Comp) pour, respectivement, un premier front utile (A) et un second front utile (B) successifs du troisième signal (Ech) compris dans la fenêtre temporelle et situés de part et d'autre du front utile du deuxième signal (Comp) ; - des moyens (10) de commande apte à activer plusieurs fois de suite les moyens de génération (8) et les moyens de comparaison (9) ; et - des moyens (11) de détection aptes à générer un signal de détection de verrouillage de la boucle à verrouillage de phase si, à chaque activation des moyens de comparaison, les première et deuxième comparaisons révèlent des valeurs identiques pour le signal de référence (Ref) et le deuxième signal (Comp).
4. Dispositif selon la revendication 3, dans lequel les moyens de comparaison (9) comprennent un module de comparaison (30) comprenant une bascule de détection (26) de type D dont l'entrée d'horloge reçoit le signal de fenêtre temporelle (Fenêtre), et unmodule (25) logique de comparaison apte à réaliser une opération logique ET.
5. Dispositif selon l'une des revendications 3 ou 4, dans lequel les moyens (8) de génération d'une fenêtre temporelle (Fenêtre) génèrent une fenêtre temporelle d'une largeur temporelle correspondant à deux périodes du troisième signal (Ech) centrée sur un front descendant du deuxième signal (Comp).
6. Dispositif selon la revendication 5, dans lequel les moyens (9) de comparaison comprennent un module d'analyse (20) mesurant seulement la valeur du signal de référence (Ref) pour le premier font utile (A) et pour le second front utile (B).
7. Dispositif selon la revendication 6, dans lequel le module (20) d'analyse comprend une première bascule (21) de type D et une seconde bascule (22) de type D, l'entrée d'horloge de la première bascule (21) et l'entrée d'horloge de la seconde bascule (22) recevant chacune le signal de sortie d'un module logique (23) de fenêtrage apte à réaliser une opération logique ET du signal de fenêtre temporelle (Fenêtre) avec le troisième signal (Ech), la première bascule (21) recevant en entrée le signal de référence (Ref), et la seconde bascule (22) recevant en entrée le signal de sortie de la première bascule (21).
8. Dispositif la revendication 6, dans lequel le module (20) d'analyse comprend une première bascule de mesure (31) de type D et une seconde bascule de mesure (32) de type D recevant chacune en entrée le signal de référence (Ref), l'entrée d'horloge de la première bascule de mesure (31) recevant un signal de sortie d'un premier module logique (33) apte à réaliser une opération logique ET du troisième signal (Ech) avec un premier signal d'autorisation d'analyse (AutorEchA) pour le premier front utile (A) du troisième signal (Ech), et l'entrée d'horloge de la seconde bascule de mesure (32) recevant un signal de sortie d'un second module logique (34) apte à réaliser une opération logique ET du troisième signal (Ech) avec un second signald'autorisation d'analyse (AutorEchB) pour le second front utile (B) du troisième signal (Ech).