FR2910456A1 - Procede de realisation de microfils et/ou de nanofils - Google Patents

Procede de realisation de microfils et/ou de nanofils Download PDF

Info

Publication number
FR2910456A1
FR2910456A1 FR0655822A FR0655822A FR2910456A1 FR 2910456 A1 FR2910456 A1 FR 2910456A1 FR 0655822 A FR0655822 A FR 0655822A FR 0655822 A FR0655822 A FR 0655822A FR 2910456 A1 FR2910456 A1 FR 2910456A1
Authority
FR
France
Prior art keywords
layer
trenches
monocrystalline
amorphous
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0655822A
Other languages
English (en)
Other versions
FR2910456B1 (fr
Inventor
Jean Charles Barbe
Erwan Dornel
Crecy Francois De
Joel Eymery
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR0655822A priority Critical patent/FR2910456B1/fr
Priority to PCT/EP2007/064325 priority patent/WO2008074862A1/fr
Priority to US12/520,385 priority patent/US7985632B2/en
Priority to EP07857946A priority patent/EP2095407A1/fr
Publication of FR2910456A1 publication Critical patent/FR2910456A1/fr
Application granted granted Critical
Publication of FR2910456B1 publication Critical patent/FR2910456B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
    • Y10S977/938—Field effect transistors, FETS, with nanowire- or nanotube-channel region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

L'invention concerne un procédé de réalisation d'au moins un fil (112) dans une couche (102) à base d'au moins un matériau monocristallin ou amorphe, comprenant au moins les étapes de :- réalisation d'au moins deux tranchées (110) dans la couche, traversant une face (101) de la couche, séparées l'une de l'autre par au moins une portion de la couche,- recuit, sous atmosphère hydrogénée, de la couche.Les profondeurs des deux tranchées dans la couche, les largeurs des sections des deux tranchées et la largeur d'une section de ladite portion de la couche, les sections étant dans un plan parallèle à ladite face de la couche, sont telles que le recuit supprime une partie de ladite portion de la couche, les deux tranchées formant alors une seule tranchée (114) dans laquelle une partie restante de ladite portion de la couche forme le fil.

Description

1 PROCEDE DE REALISATION DE MICROFILS ET/OU DE NANOFILS DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne un procédé de réalisation de microfils et/ou de nanofils dans un substrat, ainsi qu'un procédé de réalisation d'un transistor MOS à grille enrobante. On entend par microfil, ici et dans tout le reste du document, un fil dont les dimensions de la section, par exemple le diamètre pour un fil de section circulaire, sont comprises entre environ 1 pm et 1 mm. De même, on entend par nanofil, un fil dont les dimensions de la section sont comprises entre environ 1 nm et 1 pm. Le terme fil sera utilisé dans la suite du document pour désigné un microfil ou un nanofil. Actuellement, il existe deux types de procédés de réalisation de fils dans un matériau semi-conducteur, utilisés par exemple pour des applications microélectroniques : la croissance de fils à partir de catalyseurs ou la gravure d'un empilement comportant le matériau semi-conducteur dans lequel les fils sont destinés à être réalisés.
La croissance à partir d'un catalyseur, telle que décrite dans le document Growth of silicon nanowires by chemical vapour deposition on gold implanted silicon substrates de T. Stelzner et al., Nanotechnology, Vol. 17, N 12, 28 juin 2006, pages 2895 à 2898, permet d'obtenir des fils qu'il faut 2910456 2 ensuite connecter pour pouvoir s'en servir comme élément d'un circuit électronique. Cette étape de connexion est généralement complexe, pouvant nécessiter par exemple une optimisation des jonctions entre les 5 fils et le matériau avec lequel un contact électrique doit être établi. De plus, la fabrication collective de fils à l'échelle d'un substrat n'est pas industriellement viable. Le document US 5 965 914 décrit une gravure 10 d'un empilement comportant un matériau semi-conducteur, dans lequel les fils sont destinés à être réalisés, permet d'obtenir de nombreux fils empilés les uns au dessus des autres. Les fils ainsi réalisés comportent des irrégularités importantes, complexifiant les étapes 15 technologiques réalisées ultérieurement, telles que des étapes de photolithographie. EXPOSÉ DE L'INVENTION Nous proposons donc une solution pour former des fils ne comportant pas d'irrégularités 20 importantes, en mettant en oeuvre un nouveau procédé de réalisation qui ne nécessite pas d'étapes ultérieures complexes de connexions ou autres. Pour cela, la présente invention propose un procédé de réalisation d'au moins un fil, c'est-à-dire 25 d'un microfil et/ou d'un nanofil, dans une couche à base d'au moins un matériau monocristallin ou amorphe, comprenant au moins les étapes de : - réalisation d'au moins deux tranchées dans la couche, traversant une face de la couche, 2910456 3 séparées l'une de l'autre par au moins une portion de la couche monocristalline ou amorphe, - recuit, sous atmosphère hydrogénée, de la couche, 5 les profondeurs P des deux tranchées dans la couche, les largeurs L des sections des deux tranchées et la largeur D d'une section de ladite portion de la couche monocristalline ou amorphe, les sections étant dans un plan parallèle à ladite face de 10 la couche, étant telles que le recuit supprime une partie de ladite portion de la couche monocristalline ou amorphe, les deux tranchées formant alors une seule tranchée dans laquelle une partie restante de ladite portion de couche monocristalline ou amorphe forme le 15 fil. Avec un tel procédé de réalisation, et grâce au recuit sous atmosphère hydrogénée, le fil obtenu est lisse et ne comporte pas d'irrégularités, contrairement aux fils obtenus directement par gravure.
20 De plus, les fils obtenus par ce procédé de réalisation sont déjà connectés au matériau dans lequel sont formés les fils, les extrémités du fil étant reliées au reste de la couche monocristalline ou amorphe. Ce procédé permet donc de s'affranchir des 25 étapes de connexion complexes nécessaires avec un procédé de croissance de fils à partir d'un catalyseur. La présente invention concerne également un procédé de réalisation d'un transistor à grille enrobante, comportant au moins les étapes de : 30 - réalisation d'une pluralité de tranchées dans une couche à base d'au moins un matériau 2910456 4 monocristallin ou amorphe, traversant une face de la couche et formant le contour de zones de source, de drain et de canal, au moins deux tranchées parmi la pluralité de tranchées étant séparées l'une de l'autre 5 par au moins une portion de la couche monocristalline ou amorphe destinée à former le canal du transistor, - recuit, sous atmosphère hydrogénée, de la couche, 10 les profondeurs P desdites deux tranchées dans la couche, les largeurs L des sections desdites deux tranchées et la largeur D d'une section de ladite portion de la couche monocristalline ou amorphe, les sections étant dans un plan parallèle à ladite face de 15 la couche, étant telles que le recuit supprime une partie de ladite portion de la couche monocristalline ou amorphe, lesdites deux tranchées formant alors une seule tranchée dans laquelle une partie restante de ladite portion de couche monocristalline ou amorphe est 20 le fil formant le canal du transistor. Le procédé peut comporter, après l'étape de recuit . - une étape de dépôt d'un matériau diélectrique dans les tranchées, 25 - une étape de gravure d'une portion du matériau diélectrique au niveau d'une zone de grille destinée à recevoir la grille du transistor, - une étape d'oxydation, au niveau de la zone de grille, du fil, de la tranchée comportant le 30 fil et d'une partie de la couche monocristalline ou amorphe, formant une couche diélectrique, 2910456 5 - une étape de réalisation d'une grille sur la couche diélectrique entourant le fil au niveau de la zone de grille, une étape de gravure du matériau 5 diélectrique se trouvant sur la couche monocristalline ou amorphe, hors des tranchées, une étape de réalisation d'espaceurs diélectriques autour de la grille, sur la couche monocristalline ou amorphe, et 10 - une étape d'implantation de dopants dans les zones de source et de drain. On réalise ainsi un transistor MOS à grille enrobante, c'est-à-dire que toute la surface du fil formant le canal du transistor est recouverte par la 15 grille. Les tranchées peuvent être réalisées par une gravure anisotrope de la couche sur laquelle est disposé un masque de gravure dont le motif forme les sections des tranchées au moins au niveau de ladite 20 face de la couche. Les dimensions P, L et D peuvent être choisies telles que : 1 f 1+(D/L) J2 + 1 z-asin û ~l+(D/L) 2 2\ 2 2 En respectant ce critère, on obtient, avecDL (1+ j <- (P/L) <- 5,5 + 2,1(D/D2 -001M 25 la mise en oeuvre d'un procédé de réalisation décrit précédemment, la formation d'un fil. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation 2910456 6 donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - les figures 1 à 4 représentent les étapes 5 d'un procédé de réalisation de fils, objet de la présente invention, selon un mode de réalisation particulier, - les figures 5A, 5B et 6 sont des graphiques représentant les rapports de dimensions des 10 tranchées réalisées dans le substrat permettant d'obtenir des fils par le procédé, objet de la présente invention, - les figures 7 à 19 représentent les étapes de réalisation d'un transistor MOS à grille 15 enrobante, également objet de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
20 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et 25 modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
2910456 7 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un procédé de réalisation de fils, selon un mode de réalisation particulier, va maintenant être décrit en liaison avec les figures 1 à 6.
5 Un dispositif 100, représenté sur la figure 1, comporte une couche 102, par exemple plane ou sensiblement plane, à base d'un matériau monocristallin ou amorphe, tel un matériau semi-conducteur, par exemple du silicium. Dans ce mode de réalisation, le 10 dispositif 100 est un substrat de type SOI ( Silicon On Insulator en anglais, ou silicium sur isolant) comportant la couche 102 monocristalline ou amorphe, au moins une couche isolante 104 sur laquelle est disposée la couche 102, la couche isolante 104 étant elle-même 15 disposée sur un substrat 106 par exemple à base de silicium, et/ou de quartz et/ou de tout autre matériau compatible avec les techniques usuelles de réalisation d'un substrat de type SOI. La couche isolante 104 peut être formée par un empilement d'un ou plusieurs 20 matériaux isolants, par exemple du dioxyde de silicium, du nitrure de silicium ou du carbone diamant. Dans le cas où la couche 102 monocristalline ou amorphe et le substrat 106 sont à base de silicium, la couche isolante 104 peut par 25 exemple comporter un empilement de trois sous-couches, respectivement à base de dioxyde de silicium, de nitrure de silicium et de dioxyde de silicium, les sous-couches de dioxyde de silicium étant en contact avec la couche 102 et le substrat 106 pour 30 assurer un collage optimisé de la couche 102 sur la 2910456 8 couche isolante 104 et de la couche isolante 104 sur le substrat 106. La couche 102 monocristalline ou amorphe peut par exemple avoir une épaisseur comprise entre 5 environ 10 nm et 20 }gym, cette épaisseur pouvant être ajustée par gravure si l'épaisseur d'origine de la couche 102 est trop faible, ou par épitaxie (permettant alors de conserver la nature cristalline de la couche 102) ou dépôt lorsque l'épaisseur d'origine de la 10 couche 102 est trop faible. La couche isolante 104 peut avoir une épaisseur égale à environ 145 nm mais son épaisseur peut elle-même être ajustée lors de la réalisation du dispositif 100. Lorsque la couche isolante 104 comporte un empilement, cet empilement 15 peut être formé par une première sous-couche à base de dioxyde de silicium et d'épaisseur égale à environ 5 nm, d'une seconde sous-couche à base de nitrure de silicium et d'épaisseur égale à environ 70 nm, et d'une troisième sous-couche à base de dioxyde de silicium et 20 d'une épaisseur égale à environ 70 nm. Enfin, le substrat 106 peut avoir une épaisseur comprise entre environ 500 }gym et 800 }gym. De préférence, l'épaisseur du substrat 106 est proportionnelle à la largeur du substrat 106 afin d'assurer une rigidité mécanique 25 suffisante pour éviter la casse du substrat 106 durant le procédé décrit. Le matériau de la couche 102 peut également être à base de silicium, et/ou de germanium, et/ou de silicium-germanium, et/ou d'arséniure de gallium, et/ou 30 de phosphure d'indium, et/ou d'arséniure d'indium, et/ou d'arséniure de gallium et d'aluminium, et/ou 2910456 9 d'arséniure de gallium et d'indium, et/ou de quartz, et/ou tout autre matériau monocristallin. Ce matériau peut également être un matériau amorphe, par exemple du dioxyde de silicium et/ou du nitrure de silicium.
5 Comme représenté sur la figure 2, on réalise, par exemple par photolithogravure, sur une face principale supérieure 101 de la couche 102, un masque de gravure 108 par exemple à base de dioxyde de silicium, et/ou d'un empilement de dioxyde de silicium 10 et de nitrure de silicium, et/ou encore d'un empilement de carbone amorphe et de dioxyde de silicium. Le motif du masque de gravure 108 représente la section d'au moins deux tranchées, destinées à être réalisées au moins dans la couche 102, au niveau de la face 101.
15 Sur la figure 3, deux tranchées 110 sont réalisées dans la couche 102, selon le motif du masque de gravure 108, par exemple par une gravure anisotrope. Dans ce mode de réalisation, les deux tranchées 110 ont une forme et des dimensions similaires mais elles 20 pourraient également avoir une forme et/ou des dimensions différentes l'une de l'autre. Ces deux tranchées 110 sont caractérisées par la distance D les séparant, cette distance D représentant la largeur, selon l'axe x représenté sur la figure 3, de la portion 25 111 de la couche 102 séparant les deux tranchées 110, par leur profondeur P, selon l'axe y représenté sur la figure 3, allant de la face 101 jusqu'au fond des tranchées 110, et par leur largeur L, c'est-à-dire la dimension des tranchées 110, selon l'axe x, parallèle à 30 la largeur de la portion 111. Enfin, la longueur des 2910456 10 tranchées 110 est la dimension des tranchées 110 selon l'axe z représenté sur la figure 3. On réalise ensuite un recuit, sous atmosphère hydrogénée, à une pression comprise entre 5 environ 266 Pa et 100000 Pa et à une température comprise entre environ 750 C et 1150 C, du dispositif 100, pendant une durée de quelques minutes environ, par exemple comprise entre environ 1 et 10 minutes. La durée de ce recuit peut également être plus longue 10 (plusieurs dizaines de minutes) en fonction de la taille du ou des fils que l'on veut obtenir et de la quantité de matière à faire migrer pour former ledit fil. Ce recuit entraîne un élargissement des 15 tranchées 110, supprimant une partie de la portion 111 au niveau du fond des tranchées 110, ce regroupement des tranchées 110 formant alors une unique tranchée 114. La portion 111 de la couche 102, séparant auparavant les deux tranchées 110, ne forme alors plus 20 qu'un fil 112 suspendu au-dessus dans la tranchée 114, les extrémités du fil 112 étant reliées au reste de la couche 102. Sur la figure 4, le fil 112 a une section en forme de demi-cercle. La forme finale du fil 112 dépend des énergies de surface du ou des matériaux 25 formant la couche 102 et du masque de gravure 108, ainsi que de l'énergie d'interface entre le matériau constituant la couche 102 et celui constituant le masque de gravure 108. La forme de la section du fil 112 est également liée aux dimensions de cette section.
30 La forme et les dimensions de la section du fil 112 obtenu dépendent de la largeur initiale de la 2910456 11 portion 111 de la couche 102 ainsi que de la profondeur et de la largeur des tranchées 110, c'est-à-dire des dimensions D, L et P représentées sur la figure 3, ainsi que du temps pendant lequel le dispositif 100 est 5 recuit. La longueur du fil 112 dépend de la longueur des tranchées 110. Des contraintes existent sur les dimensions D, L et P pour obtenir le fil 112 après recuit. Une zone 116, délimitée par deux courbes 118 tracées dans 10 un repère ayant pour abscisse le rapport D/L et pour ordonnée le rapport P/L des tranchées 110, est représentée sur la figure 5A. Les deux courbes 118 sont également présentes sur la figure 5B, sur laquelle est représentée l'évolution de la surface de la section du 15 fil représentée par le rapport S/L' (S étant la valeur de la surface) en ordonnée en fonction du rapport D/L en abscisse, les différentes valeurs du rapport P/L étant représentées sur ce graphique par les lignes continues situées entre les deux courbes 118, chacune 20 d'entre elles représentant une valeur constante de P/L indiquée au-dessus de chacune d'elle. Lorsque les tranchées 110 ont des dimensions D, L et P telles que le point d'abscisse D/L et d'ordonnée P/L est situé dans la zone 116 de la 25 figure 5A, le recuit de ces tranchées 110 entraîne alors la formation du fil 112. Par contre, lorsque les dimensions D, L et P des tranchées 110 sont telles que le point d'abscisse D/L et d'ordonnée P/L est situé hors de cette zone 116, on obtient alors soit la 30 formation de micro-cavités au niveau des tranchées 110, 2910456 12 soit un rebouchage des tranchées 110 sans présence de micro-cavités ni de fil. Pour un matériau dont l'énergie de surface est isotrope, les frontières supérieures (P/L),,p et 5 inférieures (P/L)inf 118 illustrées sur la figure 5A peuvent être exprimés par les équations suivantes : 4 (P/L)sup =5.5+2.1x D) -0.O11x De (P/Lin f = ~c - a sin 1 ~1 + (D/L)12 + 1 D/L x /1 + D/L 1+ D/L 2 ) 2 2 2 10 Par exemple, pour des tranchées telles que L = D = 50 nm et P/L z5,5, la surface S de la section d'un des fils obtenus est de l'ordre de L2, soit environ 2500 nm. En considérant un fil de section sensiblement circulaire, le rayon de la section de ce 15 fil est de l'ordre de 28 nm. Dans un autre exemple, pour des tranchées telles que L = D = 50 nm et P/L z 3,05 , la surface de la section apparente du fil obtenu est de l'ordre de 0,25xL2, soit, pour un fil de section sensiblement circulaire, un rayon équivalent de 20 la section du fil de l'ordre de 14 nm. Dans le procédé décrit précédemment, le masque de gravure 108 est présent sur la couche 102 lors du recuit du dispositif 100. Dans une variante de ce mode de réalisation, le masque de gravure 108 peut 25 être retiré de la couche 102 avant le recuit du dispositif 100. Le retrait du masque de gravure 108 avant le recuit du dispositif 100 modifie la réaction de la couche 102 au recuit. Les contraintes sur les 2910456 13 rapports D/L et P/L pour obtenir le fil 112 à partir des tranchées 110 gravées dans la couche 102 après un recuit sont notamment modifiées. La figure 6 représente la zone 116 dans laquelle, lorsqu'un point d'abscisse 5 D/L et d'ordonnée P/L est situé dans cette zone 116, D, L et P étant les dimensions des tranchées 110, le recuit de la couche 102 comportant les tranchées 110 entraîne alors la formation d'un fil 112, lorsque le masque de gravure 108 est retiré de la couche 102 avant 10 le recuit. La zone 116 de la figure 5A est différente de la zone 116 de la figure 6. Sur la figure 6, on voit que la zone 116 est comprise entre une courbe 119 et l'axe des ordonnées du repère de la figure 6. En comparant les figures 5A et 6, on 15 remarque que la zone 116 est plus grande sur la figure 5A que sur la figure 6, c'est-à-dire lorsque le masque de gravure 118 est conservé sur la couche 102 pendant le recuit. Les plages des dimensions D, L et P des tranchées 110 permettant d'obtenir la formation d'un 20 fil 112 par le procédé décrit précédemment sont donc plus importantes lorsque le masque de gravure 118 est laissé sur la couche 102 pendant le recuit. Dans une variante du procédé décrit, il est possible de réaliser plus de deux tranchées les unes à 25 côté des autres, chaque portion de la couche 102 séparant ces tranchées étant alors susceptibles de former un fil. La réalisation de fils selon le procédé précédemment décrit peut également être obtenue lors de 30 la réalisation d'un transistor 200 de type MOS à grille enrobante, représenté sur les figures 15 à 19. Les 2910456 14 figures 7 à 19 représentent les étapes d'un procédé de réalisation d'un tel transistor. La figure 7 est une vue de dessus de la couche 102, par exemple similaire à celle représentée 5 sur la figure 1, à partir de laquelle le transistor 200 est destiné à être réalisé. Dans une variante de réalisation, le transistor 200 pourrait être réalisé à partir d'un substrat SOI comportant par exemple les couches 102, 104 et 106, tel que représenté sur la 10 figure 1. Les axes x, y et z représentés sur les figures 7 et 8 sont similaires à ceux représentés sur la figure 3. Dans la couche 102, on défini la portion active du transistor 200. Pour cela, on réalise des 15 tranchées 201, appelées tranchées STI ( Shallow Trench Isolation en anglais, ou tranchées d'isolation peu profondes), définissant le contour de la portion active du transistor 200. Ces tranchées 201 peuvent être réalisées par gravure, par exemple de manière similaire 20 aux tranchées 110 précédemment décrites, à partir d'un masque de gravure (non représenté) réalisé sur la couche 102. La portion active du transistor 200 comporte trois zones : deux zones d'extrémités 204 et 206 destinées à former respectivement les zones de 25 source et de drain du transistor 200, et une zone 208, moins large selon l'axe x que les zones de source 204 et de drain 206, destinée à former le canal du transistor 200. Les figures 8 à 11 et 13 à 14 sont des vues 30 en coupe selon l'axe AA, représenté sur la figure 7, de la couche 102.
2910456 15 Sur la figure 8, la dimension D selon l'axe x de la portion 208 de la couche 102 séparant les deux tranchées 201 correspond à la largeur de cette portion 208. Chaque tranchée 201 a une largeur L, et est 5 réalisée dans une profondeur P dans la couche 102. Les dimensions D, L et P correspondent par exemple à celles de la figure 3. On réalise ensuite un recuit, sous atmosphère hydrogénée, de la couche 102, par exemple 10 similaire au recuit du dispositif 100 précédemment décrit. De manière analogue à la réalisation du fil 112 décrite précédemment, ce recuit entraîne un élargissement des tranchées 201 et une suppression de la base de la portion 208, formant alors une unique 15 tranchée 210 représentée sur la figure 9, la partie restante de la portion 208 de la couche 102 formant alors un fil 212 dont les extrémités sont reliées aux zones de source 204 et de drain 206. De manière similaire au procédé de 20 réalisation de fils décrit précédemment, la largeur, la longueur, la forme et la taille du fil 212 dépendent des dimensions D, L et P, ainsi que du temps de recuit. Les dimensions D, L et P représentées sur la figure 8 sont choisies telles que le point 25 d'abscisse D/L et d'ordonnée P/L tracé dans le repère de la figure 6 (le masque de gravure étant ici retiré avant le recuit) est situé dans la zone 116. Si le masque de gravure utilisé pour la réalisation des tranchées 201 est conservé sur la couche 102 lors du 30 recuit, les dimensions D, L et P sont alors choisies telles que le point d'abscisse D/L et d'ordonnée P/L 2910456 16 tracé dans le repère de la figure 5A est situé dans la zone 116. Au niveau des zones de source 204 et de drain 206, la largeur des tranchées 201 réalisées 5 autour de ces zones est prise volontairement large par rapport à la profondeur gravée pour ne pas avoir, après recuit, de cavité enterrée ou de fil formé au niveau de ces tranchées. La largeur de la portion de la couche 102 destinée à former les zones de source 205 et de 10 drain 206 sont choisies telles que les tranchées 201 situées autour de ces zones s'arrondissent, sans former de cavité enterrée ou de fil. Une oxydation sacrificielle du fil 212 peut être réalisée afin de diminuer la dimension de la 15 section du fil 212 souhaitée. Cette étape consiste en une oxydation thermique du fil 212 de silicium, transformant en oxyde de silicium une partie du silicium du fil 212, puis en un retrait de l'oxyde formé par une solution à base d'acide fluorhydrique qui 20 est sélective par rapport au silicium. Si le masque de gravure utilisé pour la réalisation des tranchées 201 est à base d'oxyde de silicium, il est possible de conserver ce masque pendant l'étape de recuit et pendant cette étape d'oxydation sacrificielle.
25 Dans une variante du procédé de réalisation du transistor 200 décrit, il est possible de réaliser les tranchées 201 telles que le recuit de la couche 102 entraîne la formation de plusieurs fils reliant les zones de source et de drain. Par exemple, en réalisant 30 trois tranchées les unes à côté des autres, chaque tranchée étant par exemple similaire à l'une des 2910456 17 tranchées 201 représentées sur la figure 8, et en respectant les contraintes sur les dimensions D, L et P décrites précédemment (conforme aux zones 116 des figures 5A ou 6), le recuit de ces tranchées entraîne 5 alors la formation de deux fils, chacun de ces fils pouvant être similaire au fil 212 représenté sur la figure 9. Comme représenté sur la figure 10, la tranchée 210 au niveau du fil 212 et les autres 10 tranchées 201 délimitant les zones de source 204 et de drain 206 du transistor 200 sont ensuite remplies d'un matériau diélectrique 214, par exemple à base de dioxyde de silicium. On grave ensuite localement le matériau 15 diélectrique 214 déposé dans la tranchée 210 au niveau d'une zone 216 de grille, au niveau de laquelle la grille du transistor 200 est destinée à être réalisée (figures 11 et 12). Le matériau diélectrique 214 peut également 20 être déposé dans les tranchées 201 avant la réalisation du recuit. Dans ce cas, le matériau diélectrique 214 se trouvant dans les tranchées 201 au niveau de la zone 216 où le fil 212 est destiné à être formé sont supprimé ensuite par gravure, tout en protégeant par un 25 masque les zones du matériau diélectrique 214 qui est destiné à rester dans les tranchées 210. On forme ensuite, au niveau de la zone 216 de grille, du fil 212, de la tranchée 210 et d'une partie de la couche 102, une couche de diélectrique 218 30 (voir figure 13). Cette couche de diélectrique 218 peut par exemple être à base de dioxyde de silicium 2910456 18 lorsqu'elle est formée par une oxydation thermique et/ou d'un autre diélectrique, par exemple du dioxyde d'hafnium, lorsqu'elle est formée par un dépôt. Cette couche diélectrique 218 est destinée à former l'oxyde 5 de grille du transistor 200. Si le masque de gravure utilisé pour la réalisation des tranchées 201 a été conservé après le recuit, il est supprimé avant la réalisation de l'oxyde de grille du transistor 200. Comme représenté sur la figure 14, on 10 réalise ensuite une grille 220 du transistor 200 par le dépôt d'un matériau de grille, par exemple à base de polysilicium éventuellement dopé in situ, ou d'un empilement de matériaux, par exemple à base de nitrure de titane et de polysilicium éventuellement dopé in 15 situ, puis par un polissage mécano-chimique supprimant les matériaux de grille précédemment déposés se trouvant en dehors de la zone 216 de grille. Le polissage est alors réalisé jusqu'à atteindre le matériau diélectrique 214 déposé précédemment. La 20 grille 220 réalisée entoure complètement la partie du fil 212 formant le canal du transistor 200. Enfin, on grave le matériau diélectrique 214 se trouvant en dehors des tranchées 201 et 210. La gravure est stoppée au niveau de la face supérieure 101 25 de la couche 102. On réalise ensuite des espaceurs diélectrique 222 autour de la grille 220 en déposant une base, par exemple à de dioxyde de silicium, puis une couche de nitrure de silicium qui est alors gravée 30 de façon anisotrope pour ne laisser des portions de la couche de nitrure de silicium qu'autour de la grille 2910456 19 220. Les espaceurs 222 permettent d'isoler électriquement la grille 220 du reste du transistor 200. Enfin, on réalise une implantation de 5 dopants dans les zones de source 204 et de drain 206, une partie du canal étant alors protégé par la grille 220 durant cette implantation. La figure 15 représente une vue de dessus du transistor 200 obtenu. Les figures 16, 17, 18 et 19 10 représentent des vues en coupe du transistor 200 obtenu, respectivement selon les axes AA, BB, CC et DD.

Claims (11)

REVENDICATIONS
1. Procédé de réalisation d'au moins un fil (112) dans une couche (102) à base d'au moins un 5 matériau monocristallin ou amorphe, comprenant au moins les étapes de : réalisation d'au moins deux tranchées (110) dans la couche (102), traversant une face (101) de la couche (102), séparées l'une de l'autre par au 10 moins une portion (111) de la couche (102) monocristalline ou amorphe, - recuit, sous atmosphère hydrogénée, de la couche (102), les profondeurs P des deux tranchées (110) 15 dans la couche (102), les largeurs L des sections des deux tranchées (110) et la largeur D d'une section de ladite portion (111) de la couche (102) monocristalline ou amorphe, les sections étant dans un plan parallèle à ladite face (101) de la couche (102), étant telles que 20 le recuit supprime une partie de ladite portion (111) de la couche (102) monocristalline ou amorphe, les deux tranchées (110) formant alors une seule tranchée (114) dans laquelle une partie restante de ladite portion (111) de la couche (102) monocristalline ou amorphe 25 forme le fil (112).
2. Procédé selon la revendication 1, les tranchées (110) étant de forme et de dimensions similaires. 30 2910456 21
3. Procédé de réalisation d'un transistor (200) à grille (220) enrobante, comportant au moins les étapes de : - réalisation d'une pluralité de tranchées (201) dans une couche (102) à base d'au moins un matériau monocristallin ou amorphe, traversant une face (101) de la couche (102) et formant le contour de zones de source (204), de drain (206) et de canal (208), au moins deux tranchées (201) parmi la pluralité de tranchées (201) étant séparées l'une de l'autre par au moins une portion (208) de la couche (102) monocristalline ou amorphe destinée à former le canal du transistor (200), - recuit sous atmosphère hydrogénée de la couche (102), les profondeurs P desdites deux tranchées (201) dans la couche (102), les largeurs L des sections desdites deux tranchées (201) et la largeur D d'une section de ladite portion (208) de la couche (102) monocristalline ou amorphe, les sections étant dans un plan parallèle à ladite face (101) de la couche (102), étant telles que le recuit supprime une partie de ladite portion (208) de la couche (102) monocristalline ou amorphe, lesdites deux tranchées (201) formant alors une seule tranchée (210) dans laquelle une partie restante de ladite portion (208) de la couche (102) monocristalline ou amorphe est le fil (212) formant le canal du transistor (200).
4. Procédé selon la revendication 3, comportant en outre, après l'étape de recuit : 2910456 22 une étape de dépôt d'un matériau diélectrique (214) dans les tranchées (210, 201), - une étape de gravure d'une portion du matériau diélectrique (214) au niveau d'une zone (216) 5 de grille destinée à recevoir la grille (220) du transistor (200), - une étape de formation, au niveau de la zone (216) de grille, du fil (212), de la tranchée (210) comportant le fil (212) et d'une partie de la 10 couche (102) monocristalline ou amorphe, d'une couche diélectrique (218), - une étape de réalisation d'une grille (220) sur la couche diélectrique (218) entourant le fil (212) au niveau de la zone (216) de grille, 15 - une étape de gravure du matériau diélectrique (214) se trouvant sur la couche (102) monocristalline ou amorphe, hors des tranchées (201, 210), - une étape de réalisation d'espaceurs 20 diélectriques (222) autour de la grille (220), sur la couche (102) monocristalline ou amorphe, et - une étape d'implantation de dopants dans les zones de source (204) et de drain (206). 25
5. Procédé selon l'une des revendications 3 ou 4, comportant en outre, entre l'étape de recuit et l'étape de réalisation de la grille, une étape d'oxydation du fil (212). 30
6. Procédé selon l'une des revendications précédentes, les tranchées (110, 201) étant réalisées 2910456 23 par une gravure anisotrope de la couche (102) sur laquelle est disposé un masque de gravure (108) dont le motif forme les sections des tranchées (110, 201) au moins au niveau de ladite face (101) de la couche 5 (102).
7. Procédé selon la revendication 6, le masque de gravure (108) étant conservé sur la couche (102) lors de l'étape de recuit.
8. Procédé selon la revendication 6, le masque de gravure (108) étant retiré de la couche (102) avant la réalisation de l'étape de recuit. 15
9. Procédé selon l'une des revendications précédentes, le recuit étant réalisé à une température comprise entre environ 750 C et 1150 C et/ou à une pression comprise entre environ 266 Pa et 100000 Pa. 20
10. Procédé selon l'une des revendications précédentes, la couche (102) monocristalline ou amorphe étant une couche de silicium d'un substrat SOI (102, 104, 106). 25
11. Procédé selon l'une des revendications précédentes, les dimensions P, L et D étant choisies telles que : ( (1+(D/L) j' DL(D/L `~ zùasin + 1+ <_ ~P/L) <_ 5,5 +2,1(D/2 -0,01 L ~I+(D/L) 2 2 2 2 10 30
FR0655822A 2006-12-21 2006-12-21 Procede de realisation de microfils et/ou de nanofils Expired - Fee Related FR2910456B1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FR0655822A FR2910456B1 (fr) 2006-12-21 2006-12-21 Procede de realisation de microfils et/ou de nanofils
PCT/EP2007/064325 WO2008074862A1 (fr) 2006-12-21 2007-12-20 Procede de realisation de microfils et/ou de nanofils
US12/520,385 US7985632B2 (en) 2006-12-21 2007-12-20 Method for forming microwires and/or nanowires
EP07857946A EP2095407A1 (fr) 2006-12-21 2007-12-20 Procede de realisation de microfils et/ou de nanofils

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0655822 2006-12-21
FR0655822A FR2910456B1 (fr) 2006-12-21 2006-12-21 Procede de realisation de microfils et/ou de nanofils

Publications (2)

Publication Number Publication Date
FR2910456A1 true FR2910456A1 (fr) 2008-06-27
FR2910456B1 FR2910456B1 (fr) 2018-02-09

Family

ID=38543650

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0655822A Expired - Fee Related FR2910456B1 (fr) 2006-12-21 2006-12-21 Procede de realisation de microfils et/ou de nanofils

Country Status (4)

Country Link
US (1) US7985632B2 (fr)
EP (1) EP2095407A1 (fr)
FR (1) FR2910456B1 (fr)
WO (1) WO2008074862A1 (fr)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8022393B2 (en) 2008-07-29 2011-09-20 Nokia Corporation Lithographic process using a nanowire mask, and nanoscale devices fabricated using the process
US8481400B2 (en) * 2010-09-17 2013-07-09 Infineon Technologies Ag Semiconductor manufacturing and semiconductor device with semiconductor structure
CN103378148B (zh) * 2012-04-13 2016-02-03 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
RU2503084C1 (ru) * 2012-08-09 2013-12-27 Федеральное государственное бюджетное учреждение "Национальный исследовательский центр "Курчатовский институт" Способ формирования монокристаллических нанопроводников в матрице из собственного оксида
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
CN104078324B (zh) * 2013-03-29 2018-01-02 中国科学院微电子研究所 堆叠纳米线制造方法
US9362397B2 (en) * 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
KR102083627B1 (ko) * 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
FR3021814B1 (fr) 2014-08-08 2018-06-15 Commissariat Energie Atomique Connecteur pour la connexion en matrice entre un boitier et un support, comportant un corps principal plie
US20210384317A1 (en) * 2018-10-18 2021-12-09 Georgia Tech Research Corporation Chemical Etching Methods for Fabricating Nanostructures
CN111435678B (zh) * 2019-01-11 2021-08-20 中国科学院上海微系统与信息技术研究所 环栅晶体管的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275010A1 (en) * 2004-06-10 2005-12-15 Hung-Wei Chen Semiconductor nano-wire devices and methods of fabrication
US20060049429A1 (en) * 2004-09-07 2006-03-09 Sungmin Kim Field effect transistor (FET) having wire channels and method of fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
FR2873491B1 (fr) * 2004-07-20 2006-09-22 Commissariat Energie Atomique Procede de realisation d'une structure dotee d'au moins une zone d'un ou plusieurs nanocristaux semi-conducteurs localisee avec precision
US8080481B2 (en) * 2005-09-22 2011-12-20 Korea Electronics Technology Institute Method of manufacturing a nanowire device
FR2923652B1 (fr) * 2007-11-09 2010-06-11 Commissariat Energie Atomique Procede de fabrication de nanofils paralleles a leur substrat support

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275010A1 (en) * 2004-06-10 2005-12-15 Hung-Wei Chen Semiconductor nano-wire devices and methods of fabrication
US20060049429A1 (en) * 2004-09-07 2006-03-09 Sungmin Kim Field effect transistor (FET) having wire channels and method of fabricating the same

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
LEE MING-CHANG AND AL.: "Thermal annealing in hydrogen for 3-D profile transformation on Silicon-on-Insulator and sidewall roughness reduction", JOURNAL OF MICROELECTROMECHANICAL SYSTEMS, vol. 15, no. 2, April 2006 (2006-04-01), XP002454307 *
MING-CHANG M LEE ET AL: "Silicon profile transformation and sidewall roughness reduction using hydrogen annealing", MICRO ELECTRO MECHANICAL SYSTEMS, 2005. MEMS 2005. 18TH IEEE INTERNATIONAL CONFERENCE ON MIAMI BEACH, FL, USA JAN. 30 - FEB. 3, 2005, PISCATAWAY, NJ, USA,IEEE, 30 January 2005 (2005-01-30), pages 596 - 599, XP010811919, ISBN: 0-7803-8732-5 *
SATO T ET AL: "FABRICATION OF SILICON-ON-NOTHING STRUCTURE BY SUBSTRATE ENGINEERING USING THE EMPTY-SPACE-IN-SILICON FORMATION TECHNIQUE", JAPANESE JOURNAL OF APPLIED PHYSICS, JAPAN SOCIETY OF APPLIED PHYSICS, TOKYO, JP, vol. 43, no. 1, January 2004 (2004-01-01), pages 12 - 18, XP001191452, ISSN: 0021-4922 *
SATO T ET AL: "MICRO-STRUCTURE TRANSFORMATION OF SILICON: A NEWLY DEVELOPED TRANSFORMATION TECHNOLOGY FOR PATTERNING SILICON SURFACES USING THE SURFACE MIGRATION OF SILICON ATOMS BY HYDROGEN ANNEALING", JAPANESE JOURNAL OF APPLIED PHYSICS, JAPAN SOCIETY OF APPLIED PHYSICS, TOKYO, JP, vol. 39, no. 9A, PART 1, September 2000 (2000-09-01), pages 5033 - 5038, XP000977143, ISSN: 0021-4922 *

Also Published As

Publication number Publication date
FR2910456B1 (fr) 2018-02-09
US20100047973A1 (en) 2010-02-25
EP2095407A1 (fr) 2009-09-02
US7985632B2 (en) 2011-07-26
WO2008074862A1 (fr) 2008-06-26

Similar Documents

Publication Publication Date Title
FR2910456A1 (fr) Procede de realisation de microfils et/ou de nanofils
EP2453470B1 (fr) Procédé de formation d&#39;une structure multicouches
EP1869712B1 (fr) Structure et procede de realisation d&#39;un dispositif microelectronique dote d&#39;un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors
EP2075826B1 (fr) Procédé de fabrication d&#39;un substrat semiconducteur-sur-isolant comprenant une étape d&#39;enrichissement en Ge localisé
EP2342744B1 (fr) Procede de formation d&#39;une couche monocristalline dans le domaine micro-electronique
EP1091417A1 (fr) Procédé fabrication d&#39;un dispositif semi-conducteur à grille enveloppante et dispositif obtenu
FR3051970A1 (fr) Realisation d&#39;une structure de canal formee d&#39;une pluralite de barreaux semi-conducteurs contraints
FR3060838A1 (fr) Procede de realisation d&#39;un dispositif semi-conducteur a canal contraint en compression
FR3060841A1 (fr) Procede de realisation d&#39;un dispositif semi-conducteur a espaceurs internes auto-alignes
FR2795554A1 (fr) Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs
EP3127142B1 (fr) Procédé de fabrication d&#39;une plaque de semi-conducteur adaptée pour la fabrication d&#39;un substrat soi, et plaque de substrat soi ainsi obtenue
EP1788635A1 (fr) Procédé de realisation de transistor a double grilles auto-alignées par reduction de motifs de grille
EP3442027B1 (fr) Procede de formation de regions d&#39;extension dopees dans une structure a nanofils superposes
EP1337683B1 (fr) Procede d&#39;auto-organisation de microstructures ou de nanostructures et dispositif associe obtenu
EP1407486B1 (fr) Procede de fabrication d&#39;un transistor sur un substrat soi
EP3490007A1 (fr) Methode de fabrication de couples de transistors cmos de type &#34; fin-fet &#34; a basse temperature
FR3085085A1 (fr) Transistor a barreaux superposes et structure double-grille
FR2520931A1 (fr) Procede collectif de fabrication de diodes hyperfrequences avec encapsulation incorporee et diodes obtenues par ce procede
FR2860919A1 (fr) Structures et procedes de fabrication de regions semiconductrices sur isolant
FR2718287A1 (fr) Procédé de fabrication d&#39;un transistor à effet de champ à grille isolée, en particulier de longueur de canal réduite, et transistor correspondant.
EP1223614B1 (fr) Procédé de fabrication d&#39;un substrat monocristallin, et circuit intégré comportant un tel substrat
EP2765607A1 (fr) Procédé de réalisation d&#39;une couche semi-conductrice présentant au moins deux épaisseurs différentes
EP3961720B1 (fr) Enrichissement germanium autour du canal par blocs sureleves
EP4095889A1 (fr) Procédé de fabrication d&#39;un transistor a structure de grille enrobante
FR3030878A1 (fr) Procede de realisation d&#39;un dispositif a effet de champ ameliore.

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 10

PLFP Fee payment

Year of fee payment: 11

PLFP Fee payment

Year of fee payment: 12

PLFP Fee payment

Year of fee payment: 14

PLFP Fee payment

Year of fee payment: 15

PLFP Fee payment

Year of fee payment: 16

ST Notification of lapse

Effective date: 20230808