FR2875972A1 - Synthetiseur de frequence a pll - Google Patents

Abstract

Un synthétiseur de fréquence comprend une boucle à asservissement de phase (PLL). La PLL comprend un oscillateur commandé (44) pour délivrer un signal de sortie (Sout) à une fréquence de sortie (Fout) déterminée, un diviseur de fréquence variable (45) pour convertir le signal de sortie en un signal (Sdiv) à fréquence divisée, un comparateur de phase (41,42) pour produire un signal de mesure (Ip) d'un écart de phase entre le signal à fréquence divisée et un signal de référence (Sref) à une fréquence de référence, et un filtre de boucle (43) pour commander l'oscillateur à partir du signal de mesure. Pour augmenter la rapidité de convergence du synthétiseur en cas de modification de la consigne, le filtre de boucle de la PLL est un filtre passe-bas d'ordre fractionnaire, i.e., non entier.

Description

SYNTHETISEUR DE FRÉQUENCE A PLL

La présente invention concerne les synthétiseurs de fréquence à boucle à asservissement de phase (PLL, "Phase-Locked Loop"). Elle trouve des applications, en particulier, dans les émetteurs et/ou récepteurs radiofréquence (RF).

Une PLL comprend classiquement un oscillateur commandé en tension (VCO, "Voltage-Controlled Oscillator") délivrant un signal à haute fréquence, un diviseur de fréquence (aussi appelé diviseur de boucle) convertissant le signal à haute fréquence en un signal à fréquence divisée, un comparateur de phase produisant un signal de mesure d'un écart de phase entre le signal à fréquence divisée et un signal à une fréquence de référence, et un filtre passe-bas (aussi appelé filtre de boucle) auquel est appliqué le signal de mesure et dont la sortie commande le VCO.

Dans l'application à la synthèse de fréquence, on adapte la valeur du facteur de division appliqué par le diviseur de fréquence afin d'obtenir une valeur de consigne de la fréquence du signal de sortie du VCO. En effet, on a la relation suivante: Fout = N x Fref où Fout est la fréquence du signal de sortie du VCO; Fref est la fréquence de référence de la PLL; et, N est le support de division (entier) du diviseur de boucle.

La bande passante de la PLL correspond à celle d'un filtre passe-bas. Elle détermine la rapidité de la réponse à une modification de la consigne. Il s'agit d'un élément important des performances du synthétiseur incorporant cette PLL. En effet, plus la bande passante de la PLL est grande, et plus la stabilisation de la fréquence synthétisée est rapide, lors d'un changement de canal radio, par exemple.

De plus, la bande passante impose le suivi du bruit de phase de la source du signal de référence (qui est souvent meilleur que le bruit de phase du VCO en basses fréquences) dans cette bande de fréquence. Par conséquent, plus la bande passante est grande, plus la PLL, et donc le synthétiseur, ont un bruit de phase faible en basses fréquences.

Par conséquent, il est souhaitable d'élargir la bande passante de la PLL, pour optimiser la rapidité et le bruit de phase du synthétiseur de fréquence l'incorporant.

La bande passante de la PLL est essentiellement déterminée par la bande passante du filtre de boucle et par le gain en boucle ouverte de la PLL. Or, la bande passante du filtre de boucle est choisie de manière à filtrer la raie parasite ("spurious") générée par le comparateur de phase à la fréquence de référence.

Pour assurer la stabilité de la boucle, il convient de prendre pour le filtre de boucle une bande passante égale ou inférieure à Fref, voire Fref 10 15 Le respect de ce critère assure une bonne stabilité et une bonne réjection de la raie parasite à Fref générée par le comparateur de phase.

La bande passante de la PLL dépend donc directement de la fréquence de référence Fref de la PLL. En choisissant une fréquence Fref plus grande, on peut augmenter cette bande passante. Mais la fréquence de référence définit aussi le pas de synthèse, c'est-à-dire, par exemple, l'intervalle de fréquence séparant deux canaux radio adjacents (par exemple, 200 kHz pour le GSM). La bande passante de la PLL dépend donc de la fréquence de référence, qui elle-même dépend des standards visés (par le biais du pas de synthèse).

Dans l'art antérieur, on a déjà proposé une solution pour augmenter Fref sans nuire au pas de synthèse. Il s'agit de la PLL fractionnaire (i.e., non entière).

La PLL fractionnaire s'inscrit comme un compromis, par le remplacement du diviseur de fréquence à rapport de division entier par un diviseur de fréquence fractionnaire (division non entière). On peut ainsi augmenter la fréquence de référence (par exemple de 200 kHz à 10 MHz) tout en gardant le même pas de synthèse (200 kHz dans l'exemple).

Une PLL fractionnaire utilise un diviseur de boucle fractionnaire, basé sur l'emploi d'un modulateur Sigma-Delta dont la sortie pilote l'entrée de commande du rapport de division du diviseur. Un tel diviseur fractionnaire divise par N pendant un nombre déterminé P-1 de cycles du signal de référence et par N+1 pendant un cycle du signal de référence. On obtient alors, en moyenne, la relation suivante: Fout =Fref xiN+P Le pas de synthèse devient inférieur à la fréquence de référence, puisqu'il est environ égal à Fref x P2 Pour un pas de synthèse identique, on peut ainsi utiliser une fréquence de référence supérieure, ce qui permet aussi, par conséquent, d'augmenter la bande passante de la PLL.

Cette fréquence est toutefois obtenue uniquement en moyenne, sur N périodes du signal de référence, ce qui a pour conséquence directe de faire apparaître des raies parasites en sortie. Ces raies parasites limitent la bande passante utilisable de la PLL fractionnaire. Certes, le modulateur Sigma-Delta met en forme le bruit dans les hautes fréquences, mais on est obligé de baisser la fréquence de coupure du filtre de boucle pour le filtrer.

Pour cette raison, la PLL fractionnaire n'est pas entièrement satisfaisante du point de vu du problème posé.

Un but de la présente invention est donc de permettre d'augmenter la rapidité de convergence d'un synthétiseur de fréquence en cas de modification de la consigne, sans recourir à une PLL fractionnaire.

A cet effet, il est proposé d'augmenter la bande passante du filtre de boucle de la PLL tout en conservant la même réjection de la raie parasite générée par le comparateur de phase à la fréquence de référence.

L'invention propose ainsi un Synthétiseur de fréquence comprenant une boucle à asservissement de phase (PLL), dans lequel la PLL comprend un oscillateur commandé pour délivrer un signal de sortie à une fréquence de sortie déterminée, un diviseur de fréquence variable pour convertir le signal de sortie en un signal à fréquence divisée, un comparateur de phase pour produire un signal de mesure d'un écart de phase entre le signal à fréquence divisée et un signal de référence à une fréquence de référence, et un filtre de boucle pour commander l'oscillateur à partir du signal de mesure.

De plus, le filtre de boucle de la boucle à asservissement de phase est un filtre passe-bas d'ordre fractionnaire, c'est-à-dire non entier.

Par convention, l'ordre d'un filtre est ici utilisé en référence à la pente de l'atténuation qu'il introduit pour les hautes fréquences, indépendamment de son nombre de pôles. Habituellement, on n'utilise que des filtres d'ordre entier 1, 2, 3, etc., introduisant une atténuation, respectivement, de -20 dB/dec (décibels/décade), -40 dB/dec, -60 dB/dec, etc., car on sait les réaliser simplement. Dit autrement, on n'utilise que des filtres ayant une atténuation qui est un multiple entier de -20 dB/dec.

Ainsi qu'il sera explicité dans la description détaillée, l'ordre non entier du filtre de boucle de la PLL du synthétiseur selon l'invention permet d'obtenir une atténuation pour les hautes fréquences qui est comprise entre -20 dB/dec, et -40 dB/dec. On peut ainsi augmenter la bande passante du filtre de boucle sans encourir l'instabilité de la PLL.

Le rapport de division du diviseur de fréquence peut être un nombre entier déterminé, c'est-à-dire que la PLL peut être une PLL entière. Dit autrement, l'invention s'applique aux synthétiseurs dont PLL n'est pas forcément une PLL fractionnaire.

La PLL peut être une PLL à pompe de charge. Le comparateur de phase comprend alors: d'une part un détecteur de phase/fréquence ayant une première entrée adaptée pour recevoir le signal de référence et une seconde entrée adaptée pour recevoir le signal à fréquence divisée, ainsi que deux sorties délivrant des signaux de sortie binaires; et, d'autre part, une pompe de charge pour délivrer un courant de charge à partir desdits signaux de sortie binaires délivrés par le détecteur de phase/fréquence. Ce courant de charge est le signal de mesure précité.

Dans un mode de réalisation, le filtre de boucle comprend un premier étage de filtrage d'ordre entier suivi par un second étage de filtrage d'ordre fractionnaire compris entre 0 et 1.

Dans un mode de réalisation, l'ordre du second étage du filtre de boucle est au plus égal à'/2. Un filtre d'ordre Y2 introduit une atténuation égale à -10 dB/dec et un déphasage égal à -45 . Lorsque le premier étage est du premier ordre, et qu'il introduit donc une atténuation de -20 dB/dec et un déphasage de -90 , on obtient une marge de phase (appréciée en boucle ouverte, c'est-à-dire en sortie du VCO), de -45 au moins. Une telle marge de phase est considérée comme suffisante pour assurer la stabilité.

Avantageusement, on connaît des solutions pour obtenir simplement un filtre d'ordre fractionnaire compris entre 0 et 1. Par exemple, le second étage du filtre de boucle peut comprendre un arrangement parallèle récursif de cellules passe-bas.

Dans un mode de réalisation, les cellules passe-bas sont des cellules RC série. Ce mode de réalisation est particulièrement avantageux lorsque le premier étage du filtre de boucle est un filtre RC du premier ordre tronqué (c'est-à-dire ayant deux pôles). En effet, le calage de la réponse fréquentielle des deux étages du filtre de boucle est facilité.

D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels: - la figure 1 est un schéma d'une PLL selon l'art antérieur; - la figure 2 est un schéma d'un exemple de réalisation d'un filtre du 20 premier ordre tronqué (filtre à deux pôles) ; - la figure 3 donne les diagrammes de gain et de phase (diagrammes de Bode) du filtre de la figure 2; - la figure 4 illustre la bande passante maximale d'une PLL avec le filtre de la figure 2 comme filtre de boucle; - la figure 5 est un schéma d'un mode de réalisation d'un synthétiseur de fréquence selon l'invention, utilisant une PLL à pompe de charge (CP-PLL, "Charge Pump Phase Locked Loop") ; - la figure 6 est un schéma d'un mode de réalisation du filtre de boucle de la PLL du synthétiseur de la figure 5, comprenant un premier étage de filtrage d'ordre entier suivi d'un second étage de filtrage d'ordre fractionnaire (non entier) ; - la figure 7 est le diagramme de gain du second étage de la figure 6 seul; - la figure 8 est le diagramme de gain du filtre de la figure 6 (complet) ; - la figure 9 donne une comparaison entre le diagramme de gain du filtre de la figure 2 et celui de la figure 6; - la figure 10 donne une comparaison entre les diagrammes de gain et 5 de phase, en boucle ouverte, des PLL de la figure 1 et de la figure 5.

En référence à la figure 1, une PLL utilisée dans un synthétiseur de fréquence selon l'art antérieur comprend un VCO 14 délivrant un signal radiofréquence Sout, dont la fréquence Fout est par exemple de l'ordre de quelques centaines de MHz. Ce signal est adressé à un diviseur de fréquence 15 appliquant un rapport de division N variable. En modifiant la consigne sur N, on change la fréquence du signal de sortie Sout.

Dans l'exemple considéré, la PLL est une PLL à pompe de charge (CP-PLL), qui est l'une des structures de PLL les plus utilisées.

Le signal Sdiv à fréquence divisée qui est issu du diviseur de fréquence 15, est adressé à une entrée d'un détecteur de phase/fréquence 11 (PFD, "Phase Frequency Detector") qui reçoit en outre un signal de référence Sref produit à partir d'un oscillateur à cristal. La fréquence Fref du signal Sref est par exemple de l'ordre de la dizaine de MHz. Pour obtenir une fréquence déterminée Fvco en sortie du VCO 14, on prend N = Fout/Fref.

Le PFD 11 a un signal de sortie constitué de deux composantes binaires U et D. Une pompe de charge 12 (CP, "Charge Pump") reçoit ces deux composantes pour établir un courant de charge lp à un noeud d'entrée d'un filtre passe-bas 13 (LPF, "Low-Pass Filter"). Le courant lp constitue un signal de mesure de l'écart de phase entre les signaux Sdiv et Sref. La tension filtrée Vc produite par ce filtre 13 est utilisée pour commander la fréquence du VCO 14.

Le schéma de la figure 2 illustre un exemple de réalisation d'un filtre passe-bas tronqué du premier ordre qui est classiquement utilisé en tant que filtre de boucle de la PLL. Un tel filtre possède deux pôles mais présente une atténuation de -20dB/dec. Le filtre est un convertisseur courant-tension, produisant la tension Vc en fonction du courant lp.

Plus particulièrement, il comprend une capacité Cl entre l'entrée du filtre et la borne de masse, en parallèle avec une cellule RC série, laquelle comprend formée d'une résistance R2 et d'une capacité C2 (du coté de la borne de masse). La fonction de transfert (en fonction de la variable de Laplace p) est donnée par: 1+t1p F(P) = P(1 + 12p) où i, =R2xC2 et '12 =R2x (C2+ Cl) Dans la suite, on note f1 et f2 les fréquences de coupure de ce filtre données par f1= 1 et f2 = 1 2n.t1 27r.T2 Le diagramme de gain et le diagramme de phase (réponse fréquentielle) de ce filtre sont donnés à la figure 3. La courbe du gain 20 (en haut de la figure 3) comprend une portion 21 ayant une pente de - 20 dB/dec entre la fréquence nulle et la fréquence de coupure f1, puis une portion plate 22 (à 0 dB/dec) entre les fréquences de coupure f1 et f2, et enfin une portion 23 ayant à nouveau une pente de -20 dB/dec entre f2 et les hautes fréquences.

La portion 21 procure le gain aux basses fréquences (où le filtre se comporte comme un intégrateur), qui assure la stabilité de la PLL. La portion 22 est celle dans laquelle le déphasage est introduit, ainsi qu'on peut le voir sur la courbe de phase 30 (en bas de la figure 3). Enfin, la portion 23 assure la réjection des hautes fréquences.

Lorsqu'un tel filtre est utilisé comme filtre de boucle d'une PLL, la contrainte est la réjection de la raie parasite générée à la fréquence de référence Fref par le PFD. Pour avoir une réjection de -20 dB, il faut une fréquence de coupure f2 du filtre a Fref compte tenu de la pente de dB/dec, ainsi qu'il est illustré à la figure 4. La bande passante BP de la PLL est donc la bande [0; Fref Pour garantir la stabilité du système, il faut que la phase en boucle ouverte soit strictement supérieure à -180 quand le gain G est nul. En C2 x Cl pratique, on prévoit une garde de phase, par exemple de -45 . On doit donc avoir un déphasage (p en sortie du VCO de -135 au maximum, quand le gain G est nul, étant fait observer que le VCO introduit une pente supplémentaire de -20 dB/dec et un déphasage supplémentaire de -90 (il se conduit en filtre passe-bas du premier ordre).

Dit autrement, on ne peut simplement doubler l'ordre du filtre (pour avoir une pente de -40 dB/dec et donc la même réjection de Fref avec une plus grande bande passante) sans altérer de manière significative la marge de phase du système et entraîner ainsi une instabilité, et donc limiter la bande passante effectivement utilisable. En effet, si le déphasage introduit par un filtre d'ordre 1 (avec une pente de -20 dB/dec) est égal à -90 , celui introduit par un filtre d'ordre 2 (avec une pente de -40 dB/dec) est égal à -180 .

C'est pourquoi l'invention propose d'utiliser, comme filtre de boucle de la PLL du synthétiseur, un filtre d'ordre fractionnaire supérieur à 1 par une 15 valeur non entière comprise entre 0 et 1.

Un exemple de réalisation du synthétiseur de fréquence selon l'invention est donné par le schéma de la figure 5.

Le synthétiseur comprend une PLL, par exemple une CP-PLL comprenant un PFD 41, une pompe de charge 42, un filtre de boucle 43, un VCO 44 et un diviseur de fréquence 45 agencés de la même manière que les éléments correspondants, respectivement 11 à 15, de la PLL de la figure 1. Cet agencement n'est donc pas décrit en détail à nouveau.

Le signal de référence Sref est généré à partir d'un oscillateur à cristal 46 et d'un diviseur de fréquence 47. En notant Fo la fréquence de référence de l'oscillateur 46, et M le rapport de division du diviseur 47, on a la relation suivante: Fo=MxFref Dit autrement, la fréquence Fout du signal de sortie et du synthétiseur de fréquence, est donnée par la relation: Fout = N x Fo M Conformément à l'invention, l'ordre du filtre de boucle 43 est fractionnaire, c'est-à-dire non entier. On va maintenant décrire un mode de réalisation d'un tel filtre fractionnaire.

La figure 6 illustre un exemple de réalisation du filtre passe-bas 43 d'ordre non entier. Dans cet exemple, l'ordre du filtre de boucle est égal à 1,5.

Le filtre 43 comprend un premier étage de filtrage 431 d'ordre entier, et un second étage de filtrage 432 d'ordre non entier ou fractionnaire compris entre 0et1.

L'étage 431 est réalisé de manière classique. II s'agit par exemple d'un filtre passe-bas tronqué du premier ordre, conforme à l'art antérieur illustré par la figure 2.

L'étage 432 est avantageusement un arrangement parallèle récursif de cellules RC série. Un tel arrangement est particulièrement avantageux car il utilise uniquement des composants passifs, résistances et capacités. Par contre il ne permet d'obtenir qu'un ordre fractionnaire compris entre 0 et 1. D'où l'association de l'étage 432 avec l'étage 431 (d'ordre 1), ou avec tout autre étage d'ordre entier (égal à 2, 3, 4, ou plus) lorsqu'un ordre fractionnaire supérieur ou égal à 2 est nécessaire.

En référence au schéma de la figure 6, l'étage 432 du filtre de boucle comprend une résistance R3 en série entre l'entrée et la sortie du filtre, suivie d'un nombre déterminé Q de cellules de type RC série connectées en parallèle entre la sortie du filtre et la masse, où Q est un nombre entier strictement supérieur à l'unité. Chaque cellule de type RC série comprend une résistance de valeur R4/a' et une capacitance de valeur C4/b', où: R4 est une valeur de résistance déterminée; C4 est une valeur de capacitance déterminée; a et b sont des nombres réels déterminés; et, i est un nombre entier respectivement compris entre 0 et Q-1.

Ainsi, on désigne respectivement par 1/a et 1/b les rapports constants entre les résistances et les capacités de deux cellules consécutives. Les nombres a et b sont aussi appelés facteurs récursifs. Ces facteurs récursifs sont ici considérés comme étant supérieurs à l'unité.

Chaque cellule forme, avec la résistance R3, un filtre passe-bas tronqué du premier ordre (mais à 2 pôles), dont les fréquences de coupure f1; et f2; sont données, respectivement, par: f2; = 2irx R4/a, xC4bi En choisissant le nombre Q et les facteurs récursifs a et b de manière appropriée, on peut obtenir pour l'étage 432 une réponse fréquentielle du type illustré par la diagramme de gain de la figure 7.

Ainsi qu'on peut le voir, le diagramme de gain résulte de la contribution de chaque cellule. Le lissage des marches d'escalier qui constituent ce diagramme de gain peut être matérialisé par une droite 70, appelée "droite de lissage de gain". Lorsque les écarts entre les fréquences de coupure f1; et f2; de chaque cellule sont constants, comme dans le cas représenté, la pente de cette droite est égale à -10 dB/dec.

Pour de plus amples informations sur l'analyse fréquentielle de l'arrangement 432 de la figure 6, ainsi que pour d'autres exemples d'arrangements parallèles récursifs de cellules passe-bas, on pourra se référer à l'ouvrage "La dérivation non entière, théorie et applications", Chapitre 5, par Alain OUSTALOUP, Ed. HERMES, 1995.

On notera que l'application d'un filtre d'ordre non entier dans une PLL utilisée pour la démodulation de fréquence est décrite dans l'ouvrage "Systèmes Asservis Linéaires d'Ordre Fractionnaire", 4ème Partie, Chapitre Il, par Alain OUSTALOUP, Ed. MASSON, 1983.

L'application d'un filtre passe bas du demi ordre (i.e., d'ordre égal à'/2) à la fabrication d'un oscillateur sinusoïdal à PLL équipant les récepteurs à démodulation de fréquence, est également mentionnée dans la demande de brevet français n 2 444 362 de Alain OUSTALOUP, et a en outre fait l'objet de la publication de l'article intitulé "Fractional Order Sinusoïdal Oscillators: Optimization and Their Use in Highly Linear FM Modulation", A. OUSTALOUP, f1; = 2lr x R3 x C4 b; IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, Vol. Cas-28, No 10, Octobre 1981".

Son application dans les synthétiseurs de fréquence à PLL entière constitue une alternative originale aux solutions antérieurement connues pour augmenter vitesse d'adaptation de la PLL, telles que la synthèse fractionnaire avec emploi d'un modulateur Sigma-Delta.

La figure 8 donne le diagramme de gain du filtre de boucle 43 réalisé conformément à l'exemple de la figure 6. Dans cet exemple, en outre, la fréquence de coupure de l'étage de filtrage 432 est confondu avec la fréquence de coupure f2 de l'étage de filtrage 431. A cet effet, on prévoit la relation suivante: R4xC4=R2x C2xC1 C2 + Cl Ainsi qu'on peut le voir, le diagramme de gain du filtre d'ordre fractionnaire 43 est une courbe 80 comprenant une portion 81 avec une pente de -20 dB/dec pour les fréquences inférieures à f1, une portion plate (à 0 dB/dec) 82 entre les fréquences f1 et f2, et une portion 83 avec une pente à -30 dB/dec entre la fréquence f2 et une certaine fréquence supérieure à f2 (non représentée) qui dépend du nombre Q de cellules passe-bas mises en parallèle dans l'étage 432. Après cette fréquence, l'atténuation est à nouveau égale à 0 dB/dec.

La figure 9 donne une comparaison entre le diagramme de gain du filtre d'ordre entier donné à la figure 2 (courbe 20) et celui du filtre d'ordre fractionnaire donné à la figure 6 (courbe 80). On voit que pour obtenir la même atténuation de -20 dB/dec pour l'arrêt à la fréquence Fref introduite par le PFD de la PLL. Le filtre d'ordre fractionnaire permet une bande passante BP' qui est supérieure à la bande passante BP permise par le filtre d'ordre entier. Cela signifie que l'on peut régler la fréquence de coupure f2 du filtre 43 de la figure 5, à une valeur supérieure à celle du filtre 13 de la figure 1. On obtient ainsi une convergence plus rapide du synthétiseur de fréquence en cas de changement de la consigne associée au rapport de division N. Les diagrammes de gain et de phase respectivement représentés en haut et en bas de la figure 10 permettent de comprendre l'avantage de l'invention en terme de stabilité du système.

Cette stabilité est déterminée par la phase cp en boucle ouverte (évaluée en sortie du VCO) lorsque le gain G passe par O. On rappelle que le VCO introduit une pente supplémentaire de -20 dB/dec qui s'ajoute à celles indiquées ci-dessus en regard du schéma de la figure 8, ainsi qu'un déphasage supplémentaire de -90 . Il en résulte que, au-delà de la fréquence de coupure f2, la pente de la courbe 811 correspondant au diagramme de gain du filtre de la figure 2 est égale à -40 dB/dec, et celle de la courbe 812 correspondant au diagramme de gain du filtre de la figure 6 est égale à -50 dB/dec. De manière similaire, la phase pour le filtre de la figure 2 (courbe 821) est égale à -180 au-delà de la fréquence f2, alors que la phase du filtre de la figure 6 (courbe 822) est égale à -225 au-delà de f2.

Dit autrement, l'ordre fractionnaire '/2 du second étage de filtrage 432 du filtre de boucle 43 introduit un déphasage supplémentaire de -45 pour les hautes fréquences, à partir de la fréquence de coupure f2. Néanmoins, l'écart de phase tcp introduit entre les fréquences de coupure f1 et f2, lorsque le gain G s'annule, est limité à 5 ou 6 environ.

Cet écart de phase n'affecte donc pas significativement la marge de phase prévue pour garantir la stabilité. Cela traduit l'avantage procuré par l'utilisation d'un filtre de boucle d'ordre fractionnaire, ici égal à 1,5, dans la PLL du synthétiseur de fréquence.

Claims (7)

REVENDICATIONS

1. Synthétiseur de fréquence comprenant une boucle à asservissement de phase (PLL) dans lequel ladite boucle à asservissement de phase comprend: un oscillateur commandé (44) pour délivrer un signal de sortie (Sout) à une fréquence de sortie (Fout) déterminée, un diviseur de fréquence variable (45) pour convertir le signal de sortie en un signal (Sdiv) à fréquence divisée, un comparateur de phase (41,42) pour produire un signal de mesure (Ip) d'un écart de phase entre le signal à fréquence divisée et un signal de référence (Sref) à une fréquence de référence, et un filtre de boucle (43) pour commander l'oscillateur à partir du signal de mesure, caractérisé en ce que le filtre de boucle de la boucle à asservissement de phase est un filtre passe-bas d'ordre non entier.

2. Synthétiseur de fréquence selon la revendication 1, dans lequel le filtre de boucle comprend un premier étage (431) d'ordre entier suivi par un second 15 étage (432) d'ordre compris entre 0 et 1.

3. Synthétiseur de fréquence selon la revendication 2, dans lequel l'ordre du second étage du filtre de boucle est au plus égal à'/2.

4. Synthétiseur de fréquence selon la revendication 2 ou la revendication 3, dans lequel le second étage du filtre de boucle comprend un arrangement parallèle récursif de cellules passe-bas.

5. Synthétiseur de fréquence selon la revendication 4, dans lequel les cellules passe-bas sont des cellules RC série.

6. Synthétiseur de fréquence selon l'une quelconque des revendications 2 à 5, dans lequel le premier étage du filtre de boucle comprend un filtre passe-bas tronqué du premier ordre.

7. Synthétiseur de fréquence selon l'une quelconque des revendications précédentes, dans lequel le diviseur de fréquence variable a un rapport de division qui est un nombre entier déterminé.