FR2864730A1 - Dispositif de memorisation - Google Patents
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Abstract
L'invention concerne un dispositif (10) de mémorisation asynchrone recevant un signal d'événement binaire (E) passant d'un premier niveau à un second niveau à chaque survenue d'un événement spécifique, et un signal d'initialisation binaire (R), ce dispositif fournissant un signal d'état binaire (Q) à un niveau inactif lorsque l'événement spécifique ne s'est pas encore produit, le signal d'état passant à un niveau actif à la première survenue de l'événement spécifique, ce dispositif comportant une porte logique ET (14, 20) recevant le signal d'événement, le signal d'état, et un signal intermédiaire binaire changeant de valeur simultanément au signal d'initialisation (R) ; et une porte logique OU (16, 22) fournissant le signal d'état et recevant la sortie de la porte logique ET et le complément du signal intermédiaire, la porte logique ET recevant la sortie de la porte logique OU.
Description
DISPOSITIF DE MÉMORISATION
La présente invention concerne un dispositif de mémorisation de la survenue d'un événement spécifique.
Dans de nombreuses applications, il est souhaitable de prévoir un dispositif de mémorisation adapté à fournir un signal d'état à un état inactif tant qu'un événement spécifique ne s'est pas produit et qui est mis à un état actif lorsque l'événement spécifique se produit pour la première fois. Un tel dispositif de mémorisation trouve une application, par exemple, dans un système d'alarme dans lequel le dispositif de mémorisation est relié à au moins un capteur de sorte que le dispositif de mémorisation fournisse un signal d'état à l'état actif lorsque le capteur a détecté la survenue de l'événement spécifique. Une alarme visuelle ou sonore peut être actionnée lorsque le signal d'état du dispositif de mémorisation est à l'état actif.
Une fois que le signal d'état est mis à l'état actif, il est souhaitable que le signal d'état reste à l'état actif quelle que soit l'évolution ultérieure des signaux fournis par le capteur jusqu'à une réinitialisation du système d'alarme.
Ceci permet d'éviter, notamment, qu'une modification des signaux fournis par le capteur, correspondant, par exemple, à une dégradation du capteur, n'entraîne la mise à l'état inactif du signal d'état. Il est par ailleurs souhaitable que le fonctionnement du dispositif de mémorisation ne puisse pas être facilement modifié par une personne mal intentionnée.
Un tel dispositif de mémorisation peut être réalisé par des moyens logiciels. Toutefois, le fonctionnement d'un logiciel peut être modifié, par exemple, par l'intermédiaire d'un virus. Le fonctionnement du logiciel pourrait donc être modifié pour empêcher la mise à l'état actif du signal d'état fourni par le dispositif de mémorisation et empêcher l'émission d'une alarme, ou pour forcer la mise à l'état inactif d'un signal d'état passé à l'état actif pour limiter la durée d'émission d'une alarme.
Un tel dispositif de mémorisation peut être constitué uniquement de circuits dédiés. Il. peut comprendre des portes logiques et des éléments de mémorisation de type bascule dont le fonctionnement est synchronisé par un signal d'horloge. Toutefois, le fonctionnement d'un tel dispositif de mémorisation peut être également modifié pour empêcher la mise à l'état actif du signal d'état ou forcer le retour à l'état inactif d'un signal d'état mis à l'état actif. Une telle modification peut être obtenue, par exemple, par une perturbation du signal l'horloge ou par une perturbation de la séquence de transmission des signaux fournis par le capteur en fonction du signal d'horloge.
La présente invention vise un dispositif de mémorisation fournissant un signal d'état à un niveau actif à la première survenue d'un événement spécifique qui assure le main-tien du signal d'état à l'état actif quelle que soit l'évolution ultérieure des signaux reçus par le dispositif de mémorisation et dont le fonctionnement ne puisse pas être facilement modifié.
Pour atteindre cet objet, la présente invention pré-voit un dispositif de mémorisation asynchrone recevant un signal d'événement binaire passant d'un premier niveau à un second niveau à chaque survenue d'un événement spécifique, et un signal d'initialisation binaire, ce dispositif fournissant un signal d'état binaire à un niveau inactif lorsque le signal d'initialisation est à un niveau d'initialisation, et lorsque le signal d'initialisation est à un niveau neutre et que l'événement spécifique ne s'est pas encore produit, le signal d'état passant à un niveau actif à la première survenue de l'événement spécifique tandis que le signal d'initialisation est au niveau neutre, ce dispositif comportant une porte logique ET ayant une première entrée recevant le signal d'événement, une seconde entrée recevant le signal d'état, et une troisième entrée recevant un signal intermédiaire binaire changeant de valeur simultanément au signal d'initialisation; et une porte logique OU fournissant le signal d'état et ayant une première entrée recevant la sortie de la porte logique ET et une seconde entrée recevant le complément du signal intermédiaire, la seconde entrée de la porte logique ET recevant la sortie de la porte logique OU.
Selon un mode de réalisation de l'invention, la troisième entrée de la porte logique ET reçoit le signal d'initialisation et la seconde entrée de la porte logique OU reçoit la sortie d'une porte logique NON recevant le signal d'initialisation.
Selon un mode de réalisation de l'invention, la troisième entrée de la porte logique ET reçoit la sortie d'une porte logique NON recevant le signal d'initialisation et la seconde entrée de la porte logique OU reçoit le signal d'initialisation.
La présente invention prévoit également un système de mémorisation asynchrone coiprenant plusieurs dispositifs de mémorisation asynchrones tels que précédemment définis recevant chacun un signal d'événement associé, et un module de traitement recevant les signaux d'état fournis par les dispositifs de mémorisation et adapté à réaliser une opération logique sur les signaux d'état pour fournir un signal d'état final binaire à un niveau actif dès que chaque événement spécifique associé à un dispositif de mémorisation s'est produit au moins une fois.
Selon un mode de réalisation de l'invention, tous les dispositifs de mémorisation reçoivent un même signal d'initialisation binaire, le signal d'état associé à chaque dispositif de mémorisation étant mis à un niveau inactif lorsque le signal d'initialisation est à un niveau déterminé.
La présente invention prévoit également un système de mémorisation asynchrone, comprenant une succession de dispositifs de mémorisation asynchrones tels que précédemment définis fournissant chacun un signal d'état associé à un niveau actif à la première survenue d'un événement spécifique associé, le signal d'initialisation reçu par chaque dispositif de mémorisation de la succession, à l'exception du premier dispositif de mémorisation de la succession, correspondant au signal d'état fourni par le dispositif de mémorisation précédant de la suc- cession, le signal d'état du dernier dispositif de mémorisation de la succession étant au niveau actif à la première survenue, selon l'ordre de la succession, de tous les événements spécifiques associés aux dispositifs de mémorisation.
Cet objet, ces caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'exemples de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 à 10 représentent respectivement des 25 schémas de dix exemples de réalisation du dispositif de mémorisation selon l'invention.
Pour les huit premiers exemples de réalisation repré- sentés aux figures 1 à 8, le dispositif de mémorisation 10, appelé par la suite verrou (ou lock), reçoit un signal d'initia- lisation R et un signal d'événement E et fournit un signal d'état Q. Les signaux R, E et Q sont des signaux binaires variant entre deux niveaux. Pour des raisons de simplicité, les deux niveaux que peuvent prendre les signaux R, E et Q seront considérés comune étant identiques et désignés par 0 et 1, mais il est clair que ce pourrait ne pas être le cas. On appelle événement toute transition du signal d'événement E de 0 à 1 ou de 1 à 0. L'événement spécifique dont on souhaite mémoriser la survenue correspond, selon l'exemple de réalisation du verrou 10 considéré, à la transition du signal d'événement E de 0 vers 1 ou à la transition du signal d'événement E de 1 vers O. Le verrou 10 est un dispositif électronique monostable de mémorisation qui a pour fonction de mémoriser la première survenue de l'événement spécifique de façon asynchrone. Le verrou 10 fournit un signal d'état Q à un état inactif tant que l'événement spécifique ne s'est pas produit et à un état actif à la première survenue de l'événement spécifique. Une fois la première survenue de l'événement spécifique mémorisée, le signal d'état est maintenu à l'état actif jusqu'à l'extinction du verrou 10 ou jusqu'à ce que le signal d'initialisation soit mis à un état actif. Lorsque le signal d'initialisation est mis à l'état actif, le signal d'état fourni par le verrou 10 est mis à l'état inactif.
La figure 1 représente un premier exemple de réalisation du dispositif de mémorisation 10 comprenant une porte logique NON 12 recevant le signal d'initialisation R, une porte logique ET 14, à trois entrées, recevant le signal d'initialisation R, le signal d'événement E et la sortie d'une porte logique OU 16, à deux entrées, recevant la sortie de la porte logique NON 12 et la sortie de la porte logique ET 14. La porte logique OU 16 fournit le signal d'état Q. Pour le premier exemple de réalisation du verrou 10, le signal d'initialisation R est actif lorsqu'il est à 0, l'événement spécifique correspond à une transition du signal d'événement E de 1 vers 0 et le signal d'état Q est actif lorsqu'il est à O. La table de vérité du premier exemple de réalisation du verrou 10 est la suivante: R E QO Q1 0 X X 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 où le symbole X signifie que l'état du signal considéré est indifféremment à 1 ou à 0 et où QO et Q1 correspondent à des valeurs du signal d'état Q à deux instants successifs.
La figure 2 représente un second exemple de réalisation du verrou 10 selon l'invention comprenant une porte logique NON 18 recevant le signal d'initialisation R, une porte logique ET 20, à trois entrées, recevant la sortie de la porte logique NON 18, le signal d'événement E et la sortie d'une porte logique OU 22, à deux entrées, recevant le signal d'initialisation R et la sortie de la porte logique ET 20. La porte logique OU 22 fournit le signal d'état Q. Pour le second exemple de réalisation du verrou 10, le signal d'initialisation R est actif lorsqu'il est à 1, l'évé- nement spécifique correspond à une transition du signal d'événement E de 1 vers 0, et le signal d'état Q est actif lorsqu'il est à 0.
La table de vérité du second exemple de réalisation du verrou 10 est la suivante: R E QO Q1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 X X 1 Dans les deux exemples de réalisation décrits précédeltunent, la porte logique ET 14, 20 reçoit le signal d'initialisation R ou son complément pour éviter toute oscillation du verrou 10.
La figure 3 représente un troisième exemple de réalisation du verrou 10 selon l'invention ayant la même structure que le premier exemple de réalisation, représenté en figure 1, à la différence que le signal fourni par la porte logique OU 16 est transmis à une porte logique NON 24. Le signal d'état Q du verrou 10 est le signal fourni par la porte logique NON 24.
Pour le troisième exemple de réalisation du verrou 10, le signal d'initialisation R est actif lorsqu'il est à 0, l'événement spécifique correspond à une transition du signal d'événement E de 1 vers 0 et le signal d'état Q est actif lorsqu'il est à 1.
La table de vérité du troisième exemple de réalisation 15 du verrou 10 est la suivante: R E QO Q1 0 X X 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 1 La figure 4 représente un quatrième exemple de réalisation du verrou 10 ayant la même structure que le deuxième exemple de réalisation du verrou 10, représenté en figure 2, à la différence que le signal fourni par la porte logique OU 22 est transmis à une porte logique NON 26. Le signal d'état Q du verrou 10 est le signal fourni par la porte logique NON 26.
Pour le quatrième exemple de réalisation du verrou 10, le signal d'initialisation R est actif lorsqu'il est à 1, l'événement spécifique correspond à une transition du signal d'événement E de 1 vers 0 et le signal d'état Q est actif lorsqu'il est à 1.
La table de vérité du quatrième exemple de réalisation du verrou 10 est la suivante: R E QO Q1 0 0 0 1 0 0 1 1 0 1 0 0 0 1 1 1 1 X X 0 La figure 5 représente un cinquième exemple de réalisation du verrou 10 ayant la même structure que le premier exemple de réalisation, représenté en figure 1, à la différence que la porte logique ET 14 ne reçoit pas directement le signal d'événement E mais un signal fourni par une porte logique NON 28 recevant le signal d'événement E. Pour le cinquième exemple de réalisation du verrou selon l'invention, le signal d'initialisation R est actif lorsqu'il est à 0, l'événement spécifique correspond à une transition du signal d'événement E de 0 vers 1 et le signal d'état Q est actif lorsqu'il est à 0.
La table de vérité du cinquième exemple de réalisation du verrou 10 selon l'invention est la suivante: R E QO Q1 0 X X 1 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 0 La figure 6 représente un sixième exemple de réalisation du verrou selon l'invention ayant la même structure que le second exemple de réalisation, représenté en figure 2, à la différence que la porte logique ET 20 ne reçoit pas directement le signal d'événement E mais un signal fourni par une porte logique NON 30 recevant le signal d'événement E. Pour le sixième exemple de réalisation du verrou selon l'invention, le signal d'initialisation R est actif lorsqu'il est à 1, l'événement spécifique correspond à une transition du signal d'événement E de 0 vers 1 et le signal d'état Q est actif lorsqu'il est à 0.
La table de vérité du sixième exemple de réalisation du verrou 10 selon l'invention est la suivante: R E QO Q1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 X X 1 La figure 7 représente un septième exemple de réalisation d'un verrou selon l'invention 10 ayant la même structure que le troisième exemple de réalisation, représenté en figure 3, à la différence que la porte logique ET 14 ne reçoit pas directement le signal d'événement E mais reçoit un signal fourni par une porte logique NON 32 recevant le signal d'événement E. Pour le septième exemple de réalisation du verrou 10 selon l'invention, le signal d'initialisation R est actif lorsqu'il est à 0, l'événement spécifique correspond à une transition du signal d'événement E de 0 vers 1 et le signal d'état Q est actif lorsqu'il est à 1.
La table de vérité du septième exemple de réalisation du verrou 10 est la suivante: R E QO Q1 0 X X 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 La figure 8 représente un huitième exemple de réalisation du verrou 10 selon l'invention ayant la même structure que le quatrième exemple de réalisation du verrou, représenté en figure 4, à la différence que la porte logique ET 20 ne reçoit pas directement le signal d'événement E mais un signal fourni par une porte logique NON 34 qui reçoit le signal d'événement E. Pour le huitième exemple de réalisation du verrou selon l'invention, le signal d'initialisation R est actif lorsqu'il est à 1, l'événement spécifique correspond à une transition du signal d'événement E de 0 vers 1 et le signal d'état Q est actif lorsqu'il est à 1.
La table de vérité du huitième exemple de réalisation du verrou 10 selon l'invention est la suivante: R E QO Q1 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 X X 0 Dans les exemples de réalisation précédenunent décrits, le signal d'état Q, ou son complément, est rebouclé vers la porte logique ET 14, 20 qui reçoit par ailleurs le signal d'événement E ou son complément E. Une telle configuration permet d'assurer que, une fois mis à l'état actif, le signal d'état Q reste à l'état actif quelle que soit l'évolution ultérieure du signal d'événement E, et ce jusqu'à une nouvelle initialisation du verrou 10 par l'intermédiaire du signal d'initialisation Q. La mise à l'état inactif du signal d'état Q est réalisée par la mise à l'état actif du signal d'initialisation R par l'intermédiaire de la porte logique OU 16, 22. Le complément du signal fourni à la porte logique OU 16, 22 (c'est-à-dire le signal R ou son complément) est fourni à la porte logique ET 14, 20 pour éviter tout état indéterminé du verrou 10.
En outre, dans les exemples de réalisation précé- demment décrits, le verrou 10 est réalisé par des circuits dédiés et fonctionne de façon asynchrone. Le verrou 10 est donc particulièrement robuste à l'encontre des attaques classiques spécifiques aux moyens logiciels et des attaques classiques spécifiques aux circuits dédiés dont le fonctionnement est synchronisé par un signal d'horloge.
La figure 9 représente un neuvième exemple de réali- sation du verrou 40 selon la présente invention. Le verrou 40 comprend n verrous VERROU#j, j=l à n, qui correspondent chacun à un verrou 10 selon l'un des exemples de réalisation précédemment décrits, les verrous VERROU#j, j=l à n, n'étant pas néces- sairement identiques. Tous les verrous VERROU#j, j=l à n, reçoi- vent le même signal d'initialisation R. Chaque verrou VERROU#j, j=l à n, reçoit un signal d'événement Ej, j=l à n. Les signaux d'événement Ej, j=l à n, sont a priori indépendants les uns des autres. Chaque verrou VERROU#j, j=l à n, fournit un signal d'état intermédiaire Qj, j=l à n. Un module logique combinatoire 42 reçoit les n signaux d'état intermédiaires Qj, j=l à n, réalise une fonction logique combinatoire sur les n signaux d'état intermédiaires Qj, j=l à n, et fournit le signal d'état Q du verrou 40. Le verrou 40 est mis à l'état inactif lorsque le signal d'initialisation R est à l'état actif, par exemple lors de la mise sous tension du verrou 40. La fonction logique combinatoire réalisée par le verrou 40 est telle que le signal d'état Q est mis à l'état actif lorsque l'ensemble des signaux d'état intermédiaires Qj, j=l à n, sont à l'état actif.
Puisqu'une fois à l'état actif, chaque signal intermédiaire Qj, j=1 à n, reste à l'état actif, une fois que tous les signaux intermédiaires Qj, j=l à n, sont à l'état actif, le signal d'état Q du verrou 40 reste à l'état actif. A titre d'exemple, la fonction logique combinatoire est une porte logique ET, à n entrées, recevant les signaux d'état intermédiaires Qj, j=l à n.
La figure 10 représente un dixième exemple de réalisation du verrou 45 selon l'invention. Le verrou 45 comprend une succession de n verrous VERROU#j, j=1 à n. Chaque verrou VERROU#j, j=l à n, correspond à un verrou 10 selon l ' un des huit premiers exemples de réalisation précédemment décrits, les verrous VERROU#j, j=l à n, n'étant pas nécessairement identiques Le premier verrou VERROU#1 de la succession reçoit le signal d'initialisation R. Chaque verrou VERROU#j, j=2 à n, reçoit comme signal d'initialisation le signal d'état Qj-1 du verrou précédent VERROU#j-1, j=2 à n. Une initialisation d'un verrou VERROU#j, j=2 à n, est effectuée lorsque le signal d'état Qj-1 du verrou précédent VERROU#j-1, j=2 à n, est à l'état inactif. Le signal d'état Q fourni par le dernier verrou VERROU#n de la succession correspond au signal d'état du verrou 45. Chaque verrou VERROU#j, j=l à n, reçoit un signal d'événement Ej, j=l à n. Le signal d'état Q du verrou 45 est mis à l'état inactif lorsque le signal d'initialisation R est à l'état actif, par exemple lors de la mise sous tension du verrou 45. Le signal d'état Q du verrou 45 est mis à l'état actif lorsque l'ensemble des signaux d'état Qj des verrous VERROU#j, j=l à n, deviennent successivement actifs dans l'ordre des j croissants. Le verrou 45 a donc n+1 signaux en entrée, c'est-à-dire le signal d'initialisation R et les signaux d'événement Ej, j=1 à n. Il a un signal de sortie, le signal d'état Q. Un tel verrou 45 est utilisé lorsque l'on souhaite que le signal d'état Q soit mis à l'état actif lorsqu'une succession d'événements spécifiques se produit selon un ordre précis. Un intérêt d'un tel verrou est, en outre, que la maintenance peut être réalisée au niveau de l'un des verrous VERROU#j, j=l à n, sans requérir l'arrêt complet du verrou 45. En effet, une intervention sur le verrou VERROU#j, j=1 à n, ne modifie pas le fonctionnement des portions du verrou 45 correspondant aux verrous VERROU#k, k=1 à j-1 et k=j+1 à n.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, pour les neuvième et dixième exemples de réalisation précédemment décrits, au moins l'un des verrous VERROU#j, j=1 à n, peut correspondre lui-même à l'un des verrous selon le neuvième ou le dixième mode de réalisation.
Claims (6)
1. Dispositif (10) de mémorisation asynchrone recevant un signal d'événement binaire (E) passant d'un premier niveau à un second niveau à chaque survenue d'un événement spécifique, et un signal d'initialisation binaire (R), ce dispositif four- vissant un signal d'état binaire (Q) à un niveau inactif lorsque le signal d'initialisation est à un niveau d'initialisation, et lorsque le signal d'initialisation est à un niveau neutre et que l'événement spécifique ne s'est pas encore produit, le signal d'état passant à un niveau actif à la première survenue de l'événement spécifique tandis que le signal d'initialisation est au niveau neutre, ce dispositif comportant: une porte logique ET (14, 20) ayant une première entrée recevant le signal d'événement, une seconde entrée recevant le signal d'état, et une troisième entrée recevant un signal intermédiaire binaire changeant de valeur simultanément au signal d'initialisation (R) ; et une porte logique OU (16, 22) fournissant le signal d'état et ayant une première entrée recevant la sortie de la porte logique ET et une seconde entrée recevant le complément du signal intermédiaire, la seconde entrée de la porte logique ET recevant la sortie de la porte logique OU.
2. Dispositif (10) selon la revendication 1, dans lequel la troisième entrée de la porte logique ET (14) reçoit le signal d'initialisation (R) et la seconde entrée de la porte logique OU (16) reçoit la sortie d'une porte logique NON (12) recevant le signal d'initialisation.
3. Dispositif (10) selon la revendication 1, dans lequel la troisième entrée de la porte logique ET (20) reçoit la sortie d'une porte logique NON (18) recevant le signal d'initialisation (R) et la seconde entrée de la porte logique OU (22) reçoit le signal d'initialisation.
4. Système de mémorisation asynchrone (40), comprenant plusieurs dispositifs de mémorisation asynchrones (VERROU#j) selon la revendication 1 recevant chacun un signal d'événement (Ej) associé, et un module de traitement (42) recevant les signaux d'état (Qj) fournis par les dispositifs de mémorisation et adapté à réaliser une opération logique sur les signaux d'état (Qj) pour fournir un signal d'état final (Q) binaire à un niveau actif dès que chaque événement spécifique associé à un dispositif de mémorisation s'est produit au moins une fois.
5. Système de mémorisation selon la revendication 4, dans lequel tous les dispositifs de mémorisation (VERROU#j) reçoivent un même signal d'initialisation binaire (R), le signal d'état (Qj) associé à chaque dispositif de mémorisation étant mis à un niveau inactif lorsque le signal d'initialisation est à un niveau déterminé.
6. Système de mémorisation asynchrone (45), comprenant une succession de dispositifs de mémorisation asynchrones (VERROU#j) selon la revendication 1 fournissant chacun un signal d'état (Qj) associé à un niveau actif à la première survenue d'un événement spécifique associé, le signal d'initialisation reçu par chaque dispositif de mémorisation de la succession, à l'exception du premier dispositif de mémorisation (VERROU#1) de la succession, correspondant au signal d'état (Qj) fourni par le dispositif de mémorisation précédant de la succession, le signal d'état (Q) du dernier dispositif de mémorisation (VERROU#n) de la succession étant au niveau actif à la première survenue, selon l'ordre de la succession, de tous les événements spéci- fiques associés aux dispositifs de mémorisation.
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|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3679915A (en) * | 1971-03-04 | 1972-07-25 | Ibm | Polarity hold latch with common data input-output terminal |
| DE3813427C1 (en) * | 1988-04-18 | 1989-07-06 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt, De | Failsafe memory circuit |
| EP0720173A1 (fr) * | 1994-12-05 | 1996-07-03 | C.S.E.M. Centre Suisse D'electronique Et De Microtechnique Sa | Element de memoire statique du type bascule latch |
| US5781052A (en) * | 1996-01-16 | 1998-07-14 | Siemens Aktiengesellschaft | Static latches with one-phase control signal |
| EP1122734A1 (fr) * | 2000-01-31 | 2001-08-08 | STMicroelectronics S.r.l. | Mémoire entrelacée avec accès en rafale durant les phases de lecture synchrone dont les deux sous-matrices sont lisibles indépendamment lors d'un accès aléatoire durant les phases de lecture asynchrones |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841178A (en) * | 1988-02-23 | 1989-06-20 | Northern Telecom Limited | Asynchronous processor arbitration circuit |
| US4973860A (en) * | 1989-05-02 | 1990-11-27 | Ast Research Inc. | Circuit for synchronizing an asynchronous input signal to a high frequency clock |
| US5047658A (en) * | 1990-06-01 | 1991-09-10 | Ncr Corporation | High frequency asynchronous data synchronizer |
| US5649163A (en) * | 1992-10-29 | 1997-07-15 | Altera Corporation | Method of programming an asynchronous load storage device using a representation of a clear/preset storage device |
| US5526512A (en) * | 1993-09-20 | 1996-06-11 | International Business Machines Corporation | Dynamic management of snoop granularity for a coherent asynchronous DMA cache |
| US5548622A (en) * | 1995-03-24 | 1996-08-20 | Sgs-Thomson Microelectronics, Inc. | Method and structure for synchronization of asynchronous signals |
-
2003
- 2003-12-26 FR FR0351208A patent/FR2864730B1/fr not_active Expired - Fee Related
-
2004
- 2004-12-21 US US11/018,876 patent/US20050190876A1/en not_active Abandoned
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3679915A (en) * | 1971-03-04 | 1972-07-25 | Ibm | Polarity hold latch with common data input-output terminal |
| DE3813427C1 (en) * | 1988-04-18 | 1989-07-06 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt, De | Failsafe memory circuit |
| EP0720173A1 (fr) * | 1994-12-05 | 1996-07-03 | C.S.E.M. Centre Suisse D'electronique Et De Microtechnique Sa | Element de memoire statique du type bascule latch |
| US5781052A (en) * | 1996-01-16 | 1998-07-14 | Siemens Aktiengesellschaft | Static latches with one-phase control signal |
| EP1122734A1 (fr) * | 2000-01-31 | 2001-08-08 | STMicroelectronics S.r.l. | Mémoire entrelacée avec accès en rafale durant les phases de lecture synchrone dont les deux sous-matrices sont lisibles indépendamment lors d'un accès aléatoire durant les phases de lecture asynchrones |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050190876A1 (en) | 2005-09-01 |
| FR2864730B1 (fr) | 2006-03-17 |
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