DE3813427C1 - Failsafe memory circuit - Google Patents

Failsafe memory circuit

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DE3813427C1
DE3813427C1 DE19883813427 DE3813427A DE3813427C1 DE 3813427 C1 DE3813427 C1 DE 3813427C1 DE 19883813427 DE19883813427 DE 19883813427 DE 3813427 A DE3813427 A DE 3813427A DE 3813427 C1 DE3813427 C1 DE 3813427C1
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DE19883813427
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German (de)
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Lutz-Werner Dipl.-Ing. Schiwek
Rainer Dipl.-Ing. 1000 Berlin De Spitalny
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    • BPERFORMING OPERATIONS; TRANSPORTING
    • B61RAILWAYS
    • B61LGUIDING RAILWAY TRAFFIC; ENSURING THE SAFETY OF RAILWAY TRAFFIC
    • B61L1/00Devices along the route controlled by interaction with the vehicle or vehicle train, e.g. pedals
    • B61L1/20Safety arrangements for preventing or indicating malfunction of the device, e.g. by leakage current, by lightning
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037Bistable circuits

Abstract

To achieve a certain truth table, an intrinsically safe RS memory is to be extended in such a manner that the previous output state A<n-1> is retained even if a logical zero is present at both inputs. It should also continue to meet failsafe requirements. This is achieved by the fact that the RS memory is extended by function elements which supply the event (e.g. a) and the transfer criterion (x), on the one hand, to the S input via an AND gate and, on the other hand, to the R input of the RS memory via an OR gate, negating the transfer criterion (x). The logical OR operation with negation is suitably effected through an OR gate (04') to which, on the one hand, the event (a) and, on the other hand, a continuous logical "1" with interposition of a mandatorily commutated normally-closed contact (x2) of a signal relay (X) is applied which is fed by the transfer criterion (x). The AND operation is effected by means of an AND gate (03) to which the event (a) is applied directly and the transfer criterion (x) is applied by a mandatorily commutated normally-open contact (x1) of the signal relay (X). <IMAGE>

Description

Die Erfindung bezieht sich auf eine signaltechnisch sichere Speicherschaltung, wie sie im Oberbegriff des Anspruchs 1 näher definiert ist. The invention relates to a signal-technically safe memory circuit, as defined in the preamble of claim 1 in more detail.

Will man Speicherschaltungen sicher machen, dann muß man diese in aufwendiger und spezieller Sicherheitstechnik bauen und Failsafe-Gatter verwenden. If you want to make sure memory circuits, then you have to build them in complex and specialized safety equipment and use Failsafe gate. Dies stößt dann auf Grenzen, wenn NAND-Gatter oder NOR-Gatter Verwendung finden sollen, was in der Sicherheitstechnik verboten ist (nur AND- oder OR-Gatter erlaubt). This then has its limits when NAND gates or NOR gates use should find out what is prohibited in the security technology (only AND or OR gates allowed).

Die normalen Speicherschaltungen oder Flipflops sind herkömmlicher Art, dh nicht sicherer Art z. The normal memory circuits or flip-flops are conventional, that is not safe for nature. B. in TTL-Technik oder aber es finden allenfalls S-Speicherschaltungen nicht sicheren Aufbaus Verwendung (z. B. WILKINSON, BARRY: Digital System Design, Prentice-Hall International (UK) Ltd., 1987, S. 107, ISBN 0-13-214 289-9). B. TTL technology, or find it at most S memory circuits unsafe building use (eg Wilkinson, Barry. Digital System Design, Prentice-Hall International (UK) Ltd., 1987, p 107, ISBN 0- 13-214 289-9).

Eine andere bekanntgewordene Schaltung geht auf ein heute praktisch ungebräuchliches DV-Flipflop ein, das in seinem Aufbau andersartig als die bekannten S-Flipflops ist und vor allem in Sicherheitstechnik nicht realisierbar ist, da es mit kreuzgekoppelten NAND-Gatter aufgebaut ist (z. B. BERNSTEIN, HERBERT: Schaltungen mit Flipflops, Topp Buchreihe Elektronik 118, Handbuch der TTL-Technik Teil 4, 2. Auflage, Frech-Verlag, 1981, S. 29, ISBN 3-77 24-02 61-5). Another became known circuit responds to today virtually ungebräuchliches DV-flop, which is a different way than the known S flip-flop in its construction and is not feasible especially in security technology, since it is constructed with cross-coupled NAND gate (z. B. BERNSTEIN, HERBERT: circuits with flip-flops, Topp book series electronics 118, Handbuch der TTL technology part 4, 2nd edition, Frech-Verlag, 1981, p.29, ISBN 3-77 24-02 61-5).

Failsafe-Betrieb ist nur mit sogenannten sicheren S-Speichern durchzuführen. Failsafe operation must be carried out only with so-called safe S-Save. Solche Speicher sind üblich und bekannt. Such memories are customary and known. Fig. 1 zeigt die Prinzipschaltung; Fig. 1 shows the principle circuit; Fig. 2 die zugehörige Wahrheitstabelle. Fig. 2 shows the associated truth table.

Danach besteht ein S-Speicher z. Thereafter, there is an S memory z. B. aus einem UND-Glied O 1 und einem (internen) ODER-Gatter O 2 . B. from an AND gate and a 1 O (internal) OR gate O 2. An dem einen Eingang des UND-Gliedes O 1 , identisch mit dem -Eingang des Speichers, liegt die variable (zu überwachende) Ereignisgröße a an, an dem anderen Eingang des UND-Gliedes O 1 der Ausgang des ODER-Gatters O 2 . At the one input of the AND gate O 1, identical to the input of the memory, is the variable (to be monitored) Event size a to, at the other input of the AND gate O 1 of the output of the OR gate O 2. Dieses wird über den S-Eingang des Speichers mit einem Übernahmekriterium x und von der vom Ausgang A des Speichers rückgekoppelten Ausgangsgröße des UND-Gliedes O 1 beaufschlagt. This is applied over the S-input of the memory with a transfer criterion of x and the feedback from the output A of the memory output of the AND gate O. 1 Beide logischen Glieder (O 1 , O 2 ) sind signaltechnisch sicher, was durch eine geschwärzte untere rechte Ecke gekennzeichnet ist. Both logical members (O 1, O 2) are fail safe, which is indicated by a blackened lower right corner. Diese logischen Bausteine können aus Failsafe-Elementen - z. These logical blocks can out Failsafe elements - eg. B. "LOGISAFE"-GS-Schaltungen aufgebaut sein. B. "LOGISAFE" -GS circuits be constructed. Diese können durch ein dynamisches Hilfssignal H betrieben werden. These can be operated by a dynamic auxiliary signal H.

Aus der Wahrheitstabelle nach Fig. 2 geht weiter hervor, daß der S-Speicher eine log. From the truth table of Fig. 2 further shows that the S-a log memory. "1" am Ausgang A führt, wenn sowohl die variable Größe a am -Eingang als auch das Übernahmekriterium x log "1" sind. Results at the output of A "1" if both the variable size a at the input as well as the takeover criterion x log "1". Bei a = 0 und x = 0 (vgl. Z. 1 der Wahrheitstabelle) ist A = 0, ebenso bei x = 1 und x = 0 (vgl. Z. 3 der Wahrheitstabelle). When a = 0 and x = 0 (see FIG. Z. 1 of the truth table) is A = 0, just as in x = 1 and x = 0 (see FIG. 3 Z. of the truth table). Bei x = 0 und a = 1 (Zeile 2 der Tabelle) verbleibt es beim letzten (vorigen) Zustand A n -1 . When x = 0 and a = 1 (row 2 of the table) it remains at the last (previous) state A n -1. Wird von Zeile 1 auf Zeile 2 umgeschaltet, bleibt es bei 0; Is switched from line 1 to line 2, it remains at 0; wird von Zeile 4 auf Zeile 2 umgeschaltet, bleibt es bei 1. Will man den S-Speicher auf 0 zurücksetzen, ist am -Eingang für a log 0 erforderlich. is switched from line 4 to line 2, it remains to reset the S memory to 0 at 1. Will, is required at the input of a log 0th

Für bestimmte Zwecke ist die Einhaltung einer Wahrheitstabelle nach Fig. 3 erforderlich. For certain purposes, the adherence to a truth table of FIG. 3 is required. Hier stellt sich die Aufgabe für die Erfindung. Here, the task for the invention. Es geht um die Realisierung einer signaltechnisch sicheren Speicherschaltung für eine spezielle Wahrheitstabelle, die vorher in Failsafe-Technik infolge erforderlicher Negation nicht durchführbar war. It is about the realization of a fail-safe memory circuit for a specific truth table which was carried out previously in fail-safe technology as a result of necessary negation not. Diese Tabelle unterscheidet sich von der nach Fig. 2 in der ersten Zeile. This table is different from that of Fig. 2 in the first row. Das bedeutet, daß auch für x = 0 am S-Eingang und a = 0 am -Eingang der vorherige Zustand (A n -1 ) erhalten bleiben soll. This means that should remain 0 = (n -1 A) obtained at the input of the previous state even for x = 0 at the S-input and a. Derartiges ist bisher nicht ohne weiteres erzielbar gewesen. Such has not been readily achievable.

Die Lösung der so gestellten Aufgabe erfolgt entsprechend den kennzeichnenden Merkmalen des Anspruches 1. Vorteilhafte Ausbildungen der Erfindung sind den Unteransprüchen entnehmbar. The object so detected takes place in accordance with the characterizing features of claim 1. Advantageous embodiments of the invention are found in the subclaims.

Anhand von schematischen Ausführungsbeispielen wird die Erfindung im nachstehenden näher erläutert. The aid of schematic exemplary embodiments, the invention is explained in detail below.

Es zeigen: Show it:

Fig. 3 eine Wahrheitstabelle Fig. 3 is a truth table

Fig. 4 einen erweiterten S-Speicher Fig. 4 is an enlarged S memory

Fig. 5 sicherheitstechnische Realisation beim erweiterten S-Speicher Fig. 5 realization safety during extended storage S

Fig. 6 Schema eines Vorwahlspeichers für drei Ereignisse Fig. 6 Scheme of a preset memory for three events

Fig. 7 einen Drehwähler Fig. 7 shows a rotary selector

Fig. 8 Schaltung gemäß Fig. 6 mit anderen logischen Funktionselementen. Fig. 8 circuit in FIG. 6 with other logical function elements.

Die Fig. 1 bis 3 wurden schon erwähnt. Figs. 1 to 3 have already been mentioned.

Fig. 4 zeigt einen gegenüber Fig. 1 erweiterten S-Speicher, der die Bedingungen der Wahrheitstabelle 3 erfüllt. Fig. 4 shows a comparison with FIG. 1 extended S memory that satisfies the conditions of the Truth Table 3. Es sind ein Und-Glied O 3 und ein negiertes Oder-Gatter O 4 hinzugekommen. There were added an AND gate O 3 and a negated OR gate O 4. Jeweils beide Eingangsgrößen, die Variable a und das Übernahmekriterium x werden den Eingängen des Und-Gliedes O 3 - dessen Ausgang mit dem S-Eingang des S-Speichers verbunden ist - und den Eingängen des negierten Oder-Gatters O 4 zugeführt - dessen Ausgang mit dem -Eingang des S-Speichers verbunden ist. In each case both input variables, the variable a and the takeover criterion x are the inputs of the AND gate O 3 - whose output is connected to the S-input of the S-memory - and fed to the inputs of the NOR gate O 4 - whose output is connected is connected to the input of the S-memory. Dabei liegt die Größe x am negierten Eingang des Oder-Gatters O 4 . The size x is the negated input of the OR gate O 4. Die Failsafe-Funktion der Bauelemente ist wiederum durch eine geschwärzte Ecke gekennzeichnet. The fail-safe function of the components is in turn characterized by a blackened area. Das Prinzip nach Fig. 4 ist jedoch durch die erforderliche Negation vor dem Oder-Gatter O 4 ohne zusätzliche Maßnahmen systemwidrig. However, the principle according to FIG. 4 is contrary to the system by the required negation in front of the OR gate O 4 without additional measures.

Fig. 5 zeigt die sicherheitstechnische Realisierung der Negation durch Kontakte eines Signalrelais X mit zwangsgeführten Kontakten x ₁ und x ₂. Fig. 5 shows the security-technical realization of the negation by contacts of a relay signal X with guided contacts x ₁ and x ₂. Die Kontakte befinden sich zueinander in Negation. The contacts are located to each other in negation. x ₁ ist ein Arbeitskontakt (Schließer); x ₁ is a normally open contact (NO); x ₂ ein Ruhekontakt (Öffner). x ₂, a normally closed contact (NC). Beides in Pfeil'scher DB-Darstellung. Both in Pfeil'scher DB representation.

Das Übernahmekriterium (Signal) x steuert die Spule des Signalrelais X an. The acquisition criterion (signal) x drives the coil of the relay signal X. Damit öffnet der die Negation bildende Kontakt x ₂ und 0-Potential bzw. For the contact forming the negation x ₂ and 0-potential opens or liegt - wie gewünscht - am Oder-Gatter O 4 ′ an. is - as desired - the OR gate O 4 'on. Dieses Oder-Gatter ist normaler Art und hat keinen negierten Eingang mehr. This OR gate is normal type and does not have negated input more.

Dies allein ergibt jedoch noch keine sichere Inversion, denn ein Festklemmen des Ankers oder ein Verschweißen des Öffnerkontaktes x ₂ wären nicht bemerkbar. However, this alone does not have any proof inversion, because a clamping of the anchor or welding of the NC contact x ₂ would be undetectable. Dadurch würde der Speicher nicht abfallen können, ein weiterer Speicher - falls vorhanden vgl. This memory would not be able to fall, another memory - if any see. Fig. 6 und 8 - jedoch gesetzt werden können, so daß - verbotenerweise - z. Figures 6 and 8 -. But may be set so that - illegally - z. B. zwei Speicher gleichzeitig eine "1" ausgeben können. B. can output a "1" two memory simultaneously.

Aus diesem Grunde ist noch der Arbeitskontakt x ₁ des Signalrelais X vorgesehen, der in Reihe mit dem Kriterium x liegt. For this reason, the relay contact is still provided x ₁ of the signal relay X, which is in series with the criterion x.

Falls das Signalrelais X nicht abfällt oder der Öffnerkontakt x ₂ verschweißt, fällt der Speicher zwar auch nicht ab, aber das Setzen eines anderen Speichers wird verhindert. If the signal relay X does not drop or the normally closed contact ₂ x welded, the memory also does not fall indeed, but the setting of another memory is prevented. Die Sicherheitsbedingung ist damit erfüllt. The security condition is thus fulfilled.

Auch in dem Fall, daß der geschlossene Schließerkontakt x ₁ verschweißt, ist eine gleichzeitige 1-Ausgabe zweier Speicher nicht möglich, da der zugeordnete Öffnerkontakt x ₂ dies verhindert (vgl. Fig. 6 und 8). Also in the case that the closed normally open contact welded x ₁, a simultaneous 1-output of two memory is not possible because of the associated NC x ₂ prevents this (see. Figs. 6 and 8).

Zum Erzielen dieser Eigenschaft sind unbedingt zwangsgeführte Kontakte erforderlich, bei denen im Fehlerfall Öffner und Schließer nicht gleichzeitig geschlossen sein können. To achieve this capacity positively driven contacts are absolutely necessary, in which the error and NC contacts can not be closed simultaneously.

Fig. 6 zeigt in einer Anwendung einen negierten sicheren Vorwahlspeicher für drei Ereignisse. Fig. 6 shows in an application a negated secure code storage for three events. Diese Ereignisse können bei einem Bahnsicherungssystem die in der Anlage befindlichen Züge sein, die von Hand vorgewählt und gespeichert werden. These events can be the trains in the plant, which are selected by hand and stored in a railway system. Dabei soll bedeuten: The aim is to mean:

a = 1, b = 0, c = 0 Vorwahl "0 Züge" a = 1, b = 0, c = 0 code "0 moves"
a = 0, b = 1, c = 0 Vorwahl "1 Zug" a = 0, b = 1, c = 0 prefix "1 train"
a = 0, b = 0, c = 1 Vorwahl "2 Züge" a = 0, b = 0, c = 1 code "2 trains"

Nachdem dann ein Übernahmekriterium x , welches nur kurzzeitig log 1 ist, anliegt, soll an den drei Speicherausgängen A, B, C die vorgewählte Zuganzahl erscheinen und auch nach den Null-Werten von Übernahmekriterium x gespeichert bleiben. Then, after a takeover criterion x, which is only briefly log 1 is present, to the preselected number of trains appear at the three memory outputs A, B, C and x remain stored even after the zero values of acceptance criterion. Die Ausgabe bedeutet dann: The issue then is:

A = 1, B = 0, C = 0 0 Züge vorhanden A = 1, B = 0, C = 0 0 trains available
A = 0, B = 1, C = 0 1 Zug vorhanden A = 0, B = 1, C = 0 1 train available
A = 0, B = 0, C = 1 2 Züge vorhanden. A = 0, B = 0, C = 1 2 trains exist.

Als Randbedingung gilt, daß sich die Zuganzahl immer nur um 1 ändern kann. As a boundary condition applies that the number of trains can only change by first Eine Änderung von 0 auf 2 Züge ist nicht möglich, da erst ein Zug eingeschleust wird (B = 1) und dann der zweite (C = 1). A change from 0 to 2 trains is not possible because only one train is introduced (B = 1) and then the second (C = 1).

Als Sicherheitsbedingung gilt, daß immer nur einer der drei Speicher auf 1 liegt, nämlich der richtige, der der Zuganzahl entspricht. As a safety condition the proviso that only one of the three memory is on one, namely the right that corresponds to the number of trains. Das Hängenbleiben eines Speichers auf 1, wenn er nach 0 gehen soll, muß ausgeschlossen sein. Snagging a memory to 1 if he should go to 0, must be excluded.

In Fig. 6 finden drei negierte erweiterte S-Speicher entsprechend Fig. 5 in spezieller Zusammenschaltung Verwendung. In Fig. 6 are three enlarged negated S memory corresponding to FIG. 5 in a special interconnection use. Über einen Vorwahl-Drehschalter (entsprechend z. B. Fig. 7) kann High-Potential ("1") an a, b oder c entsprechend einer Zugvorwahl gelegt werden. Over a preset rotary switch (corresponding to z. B. Fig. 7) can be high potential ( "1") to a, b or c are placed according to a Zugvorwahl. Dargestellt ist der Vorwahlspeicher in einem Schaltzustand, bei dem alle drei erweiterten S-Speicher (Vorwahlspeicher I, II, III) abgefallen sind. Shown is the preset memory is in a switching state in which all the three extended S memory (code memory I, II, III) have fallen off. A, B und C sind 0. Der S-Speicher I für 0 Züge soll nun gesetzt werden. A, B and C are 0. The S-I memory for 0 trains will now be set. a ist über den Vorwahl-Drehschalter bereits auf "1" gesetzt. a is already set on the preset rotary switch to "1". Nach dem zusätzlichen Eintreffen des Übernahmekriteriums x = 1 wird der S-Speicher I für 0-Züge gesetzt. After the arrival of the additional acquisition criterion x = 1, the S-I memory for 0 trains is set. Damit wird A = 1. Der Speicher I bleibt auch nach Verschwinden des Übernahmekriteriums x (x geht wieder auf 0 zurück) gesetzt. This will A = 1. The memory I will remain even after the disappearance of the takeover criterion x (x goes back to 0) is set. Die übrigen S-Speicher II und III führen an den Ausgängen b und c log 0. The remaining S-storage II and III lead to the outputs b and c log 0th

Eine Umschaltung über die Vorwahl ist möglich. A switch on the code is possible. Wenn dazu z. If this example. B. die Information b = 1 (1 Zug) vorgewählt wird, dann bleibt der S-Speicher I mit Ausgang A für 0-Züge weiterhin auf 1 bis zum Eintreffen des Übernahmekriteriums x = 1 von einem Meldepunkt. For example, the information b = 1 (1 train) is selected, then the S-I memory remains with the output A 0 trains continue to 1 to the arrival of the acquisition criterion x = 1 by a reporting point. Erst bei x = 1 geht A → 0 und B → 1. C bleibt 0 (vgl. Fig. 7). Only when x = 1 is AB → 0 and 1. C remains 0 (see. Fig. 7). Auch während des Anliegens eines Übernahmekriteriums x = 1 ist ein Umschalten möglich. Also, during the presence of a takeover criterion x = 1, switching is possible. Ist z. Z. B. a = 1 und x = 1 und damit A = 1, dann wird bei Umschaltung auf b = 1 (a → 0) auch B = 1 (A → 0). B. a = 1 and x = 1 and A = 1, then after switching to b = 1 (a → 0) and B = 1 (A → 0). C bleibt 0. C remains 0th

Gleichartiges gilt für alle S-Speicher bzw. hier Einzel-Vorwahlspeicher. DC-like applies to all S-store or here single-preset memory.

Die Umschaltung ist somit unabhängig von der Reihenfolge des Auftretens von Vorwahl und Übernahmekriterium. The switching is thus independent of the order of occurrence of code and takeover criterion.

Fig. 8 zeigt prinzipiell die Anordnung nach Fig. 6, realisiert mit Elementen der LOGISAFE-GS-Technik. Fig. 8 shows in principle the arrangement of FIG. 6, realized with elements of LOGISAFE-GS technique. Die normalen S-Speicher sind wieder strichpunktiert umrahmt. The normal S memory are dash-dot framed again. An die Stelle jeweils der Und-Gatter O 3 sind die Und-Gatter 10, 11 und Verstärkerelement 12 getreten. In the place of each of the AND gates O 3, the AND gates 10, 11 and gain element 12 are replaced. Bei den jeweiligen S-Speichern - sie sind wieder strichpunktiert umrahmt - ist das Oder-Gatter O 2 durch den Verstärker 12 mit Diode 14 ersetzt. In the respective S-Save - they are dot-dash line framed again - the OR gate O 2 is replaced by the amplifier 12 with a diode fourteenth Die Oder-Funktion von Gatter O 4 ′ erfolgt über eine beim UND-Glied 15 dargestellte wired-or-Verbindung. 'The OR function of gate O 4 via an AND gate 15 shown in wired-or connection.

Diese Schaltung ist im vorerwähnten Schaltzustand dargestellt, bei dem bei anliegendem Übernahmekriterium x von a auf b umgeschaltet wird. This circuit is shown in the aforementioned switching state is switched x wherein in a fitted-over criterion from a to b.

Liegen im praktischen Betrieb alle drei Speicherausgänge A, B, C auf 0, dann liegt ein Fehlerfall vor. Are in practice all three memory outputs A, B, C to 0, then an error event before. Dies wird von der Fahrstraßenlogik als Fehler erkannt. This is recognized by the driveway logic as an error.

Claims (4)

  1. 1. Signaltechnisch sichere Speicherschaltung unter Verwendung eines aus sicheren Bausteinen aufgebauten sicheren S-Speichers mit einem dem -Eingang vorgebbaren Ereignis a , dem S-Eingang zugeführten Übernahmekriterium x und einer Ereignisausgabe A , dadurch gekennzeichnet, 1. Signal Technically secure memory circuit using a built up from safe blocks S secure memory with a predeterminable the input event a, the S input supplied Parameter for x and an output event A, characterized in that
    • - daß der S-Speicher durch ein sicheres UND-Glied (O 3 ), ein sicheres ODER-Gatter (O 4 ′) sowie ein Signalrelais (X) mit zwangsgeführten Kontakten x ₁, x ₂) erweitert ist, - that the S memory by a safe AND gate (O3), a secure OR gate (O 4 ') and a signal relay (X) with guided contacts x ₁, x ₂) is expanded,
    • - daß das Übernahmekriterium (x) über das UND-Glied (O 3 ) mit dem Ereignis a verknüpft am S-Eingang des S-Speichers anliegt, - that the acquisition criterion (x) via the AND gate (O 3) with the event a linked at the S-input of the S-memory is applied,
    • - daß das Ereignis a dazu dem UND-Glied (O 3 ) direkt und das Übernahmekriterium x dem UND-Glied (O 3 ) über einen zwangsgeführten Schließerkontakt (x ₁) des Signalrelais (X) zugeführt ist, - that the event a to the AND gate (O 3) directly and the takeover criterion x AND gate (O3) is supplied via a positive-action normally open contact (x ₁) of the relay signal (X),
    • - und daß eine sichere Negation des Übernahmekriteriums x durch das ODER-Gatter (O 4 ′) erfolgt, an das einerseits das Ereignis a und andererseits ständig logisch "1" unter Zwischenschaltung eines zwangsgeführten Öffnerkontaktes (x ₂) des Signalrelais (X) gelegt ist, das vom Übernahmekriterium x gespeist wird. - and that a secure negation of the takeover criterion x by the OR gate (O 4 ') takes place at the one hand the event a and on the other hand constantly a logic "1" with the interposition of a positive-action break contact (x ₂) of the signal relay (X) is added which is fed from the take-over criterion x.
  2. 2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ODER-Gatter durch Gatter mit anderen logischen Funktionen, insbesondere UND-Funktion ersetzt sind. 2. The memory circuit according to claim 1, characterized in that the OR gate are replaced by gate with other logic functions, in particular AND function.
  3. 3. Speicherschaltung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß das vorgewählte Ereignis a und das Übernahmekriterium x an zwei verschiedene in Reihe liegende, dynamisch betriebene UND-Glieder ( 10, 11 ) mit Ausgang zum S-Eingang des S-Speichers gelegt sind und daß einerseits das vorgewählte Ereignis a sowie andererseits logisch "1" unter Zwischenschaltung des zwangsgeführten Öffnerkontaktes (x₂) des Signalrelais (X) an ein weiteres dynamisch betriebenes UND-Glied ( 15 ) gelegt sind, dessen Ausgang mit dem -Eingang des S-Speichers verbunden ist. 3. The memory circuit according to claims 1 and 2, characterized in that the preselected event a and the takeover criterion x two different in-line, dynamic powered AND gates (10, 11) placed with access to the S-input of the S-memory and in that on the one hand the preselected event a and the other a logic "1" with the interposition of force guided break contact (x₂) of the signal relay (X) to a further dynamically operated aND element (15) are placed, whose output is connected to the input of S- is connected to memory.
  4. 4. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für n -Ereignisse mehrere (n) Speicherschaltungen (I, II, III) als Vorwahlspeicher parallel mit parallelgeschalteten Eingängen für das Übernahmekriterium x und/oder dessen negierter Form 4. The memory circuit of any of the preceding claims, characterized in that for n -EVENTS a plurality (n) memory circuits (I, II, III) as a preset memory in parallel with parallel-connected inputs for the takeover criterion x and / or its negated form Verwendung finden, wobei separate Ereigniseingänge (a, b, c) und Ausgänge (A, B, C) sowie für die Ereignisvorwahl ein Drehwähler vorgesehen sind. Are used, wherein separate event inputs (a, b, c) a rotary selector are provided, and outputs (A, B, C) and for the event code.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2864730A1 (en) * 2003-12-26 2005-07-01 Temento Systems Asynchronous storage device, for alarm system, has AND gate with input receiving event signal, another input receiving state signal from OR gate and third input receiving binary intermediary signal

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BERNSTEIN,Herbert: Schaltungen mit Flip-Flops, Topp Buchreihe Elektronik 188, Handbuch der TTL-Technik Teil 4, 2.Aufl., French Verlag, 1981, S.29, ISBN 3-7724-0261-5 *
WILKINSON,Barry: Digital System Design, Preutice- Hall International (UK) Ltd., 1987, S.107, ISBN 0-13-214289-9 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2864730A1 (en) * 2003-12-26 2005-07-01 Temento Systems Asynchronous storage device, for alarm system, has AND gate with input receiving event signal, another input receiving state signal from OR gate and third input receiving binary intermediary signal

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