FR2807236A1 - Dispositif et procede d'elimination d'impulsions parasites dans une conversion analogique-numerique - Google Patents
Dispositif et procede d'elimination d'impulsions parasites dans une conversion analogique-numerique Download PDFInfo
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Abstract
On élimine des impulsions parasites dans le signal de sortie d'un comparateur (21) effectuant une conversion analogique-numérique, par l'ajout d'une logique qui élimine, à la sortie du comparateur, des impulsions ayant une largeur inférieure à une largeur sélectionnée. Cette logique comprend deux éléments de retard (Q1, Q2) et un circuit de logique combinatoire (23, 25, 27, F/ F) travaillant sur le signal de sortie du comparateur et sur des versions retardées de ce signal.
Description
La présente invention concerne de façon générale la conversion d'un signal analogique en signal numérique, et plus particulièrement un procédé et un dispositif pouvant travailler sur le signal de sortie d'un comparateur pour procurer une précision accrue en présence de bruit.
Comme illustré sur la figure 1, la conversion 'un signal analogique en un train d'impulsions numériques utilise normalement un comparateur 11 et divers traitements de signal analogique, comme un pré-filtrage analogique 13 combiné avec une hystérésis 15. Du bruit peut etre introduit à l'entrée du comparateur 11, comme représenté symboliquement à un additionneur 17, ou après un filtrage analogique, comme représenté symboliquement à un additionneur 19. Des erreurs dans le train d'impulsions de sortie se produisent lorsqu'une telle erreur induite par le bruit dépasse des possibilités quelconques de traitement d'hystérésis et de filtrage contenues dans le comparateur 11. Dans des cas où une cadence d'impulsions extrêmement élevée est exigée, un tel bruit compromet la largeur de bande et la phase de la conversion analogique-numérique effectuée par le comparateur 11.
L'invention procure un filtre d'impulsions qui empêche une impulsion ayant une largeur inférieure à une durée spécifiée de se propager jusque dans le train d'impulsions à la sortie du comparateur. L'invention travaille sur le signal de sortie d'un circuit comparateur quelconque et procure une réjection de largeur d'impulsion minimale toute impulsion qui peut résulter d'un bruit qui instaure ou restaure le comparateur. Cette réjection de largeur 'impulsion peut être programmable ou incorporée directement dans le matériel / logiciel / microprogramme, de façon 'une impulsion inférieure à une durée spécifiée ne soit autorisée à se propager jusque dans le train d'impulsions.
D autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre d'un mode de réalisation, donné à titre d exemple non limitatif. La suite de la description se réfère aux dessins annexés, dans lesquels la figure 1 est un schéma synoptique illustrant circuit comparateur de l'art antérieur; la figure 2 est un schéma d'un circuit conforme mode de réalisation préféré de l'invention; la figure 3 est un diagramme de signaux utile à l'illustration du fonctionnement du mode de réalisation préféré.
La figure 2 montre une logique conforme au mode de réalisation préféré. Bien qu'une telle logique soit illustrée sous la forme de composants logiques numériques, l'homme de l'art appréciera qu'une telle logique peut aisément être réalisée sous d'autres formes, comme logiciel ou microprogramme.
Conformément au schéma de la figure 2, le signal sortie d'un comparateur 21 fournit un signal d'entrée un amplificateur inverseur 23, un premier élément de retard Q1 et une porte ET 25. La porte ET 25 reçoit des second troisième signaux d'entrée provenant respectivement de la sortie du premier élément de retard Qi et de la sortie d second élément de retard Q2.
signal de sortie du premier élément de retard est également appliqué à l'entrée du second élément retard Par conséquent, deux étages de plusieurs périodes de retard sont incorporés dans le mode réalisation de la figure 2.
Une seconde porte ET 27 reçoit le signal de sortie de l'inverseur 23 à titre de premier signal d'entrée, et les signaux de sortie inversés respectifs des éléments retard Q1 et Q2 à titre de second et troisième signaux d'entrée. Le signal de sortie de la première porte ET est appliqué à l'entrée J d'une bascule JK F/F, tandis que le signal de sortie de la seconde porte ET 27 est appliqué à l'entrée K de la bascule F/F. Le signal de sortie Q de la bascule F/F constitue le signal de sortie du circuit et la figure montre qu'il est appliqué à un compteur synchrone 33. Chacun des éléments comprenant les éléments de retard Q1 et Q2 ; la bascule JK et le compteur synchrone 33 reçoivent chacun un signal d'entrée d'horloge provenant d'un générateur d'horloge 35 sur une ligne de signal 34.
En ce qui concerne le fonctionnement de la logique de la figure 2, le comparateur 21 est asynchrone et peut changer d'état à tout moment. Les sorties de chacun des éléments de retard Q1 et Q2 dépendent de l'état de leur entrée sur le front d'horloge et elles génèrent des copies synchrones du signal de sortie du comparateur 21, retardées d'une période d'horloge (Q1) et de deux périodes d'horloge (Q2). Les signaux de sortie des éléments de retard Q1 et Q2 peuvent changer d'état seulement sur le front d'horloge. I1 en résulte que le signal de sortie du comparateur 21 est chargé dans le premier élément de retard Q1 à chaque intervalle d'horloge. Ce mode de fonctionnement synchronise les conditions temporelles du comparateur et force la forme d'onde du signal de sortie de Q1 à correspondre toujours à un nombre entier d'horloges d'échantillonnage.
Comme représenté sur la figure 2, une fonction "ET" des trois signaux d'entrée S1,<B>QI</B> et Q2 est formée et fournit le signal J de la bascule F/F, qui fonctionne alors comme un circuit de génération d'impulsions valides. Les fonctions logiques de bascule de sortie de la bascule F/F sont les suivantes . J = Q1 & Q2 & Entrée K = Q1* & Q2* & Entrée Dans les équations ci-dessus, Q1* et Q2* sont respectivement les valeurs binaires inversées de Ql et Q2.
Si le comparateur 21 est restauré sous l'effet d'une pointe de bruit sous la forme d'une impulsion étroite avant l'impulsion d'horloge suivante, l'élément de retard Q1 sera placé à l'état Faux et l'élément de retard Q2 sera placé à l'état Vrai. Par conséquent, dans le cas où Q1 a été placé à l'état Faux et Q2 a été placé à l'état Vrai, l'équation logique "J" n'est pas verifiée. De ce fait, la bascule F/F de sortie reste dans l'état restauré et l'impulsion de bruit n'apparaît sur la sortie Q de la bascule JK F/F.
Dans le cas où le comparateur 21 reçoit une impulsion d'entrée qui est plus large que 2 périodes d'horloge, l'élément de retard passe à l'état Vrai sur la première impulsion d'horloge 'élément de retard Q2 passe à l'état Vrai sur la seconde impulsion d'horloge, et QI et l'Entrée restent à l'état Vrai au second signal d'horloge. Il en résulte que, conformément à la fonction logique J ci-dessus, la sortie Q la bascule JK F/F sera placée à l'état Vrai.
La figure 3 illustre les résultats de l'introduction de bruit dans le comparateur 21, pour la forme de réalisation représentée sur la figure 2. En particulier, la figure 3 représente graphiquement le signal d'horloge sur la ligne de signal 34 sur un premier axe horizontal 51; le signal de sortie du comparateur 21 sur un second axe horizontal 53; les signaux de sortie Q1 et Q2 sur des axes respectifs 55, 57; fonctions logiques J et K et le signal de sortie Q de bascule F/F sur des axes respectifs 51, 61, 63. Des impulsions de bruit parasites 65 sur le signal de sortie du comparateur sont également représentées, ainsi que leur propagation à travers la logique du mode de réali ion préféré, et leur élimination par celle-ci. On peut voir sur la figure 3 que les impulsions de comparateur valides qui se propagent à travers le filtre sont retardees de deux périodes d'horloge.
La valeur de comptage 'impulsions synchrones accumulée par le compteur 33 de la figure 2 est représentée au-dessus de la ligne inférieure de la figure 3. La ligne continue 69 est la valeur de comptage d'impulsions sans la logique de filtre du mode de réalisation préféré, et la ligne en pointillés 71 est la valeur de comptage d'impulsions obtenue avec le filtre. Ces résultats montrent que la valeur de comptage 69 non filtrée présente une erreur de 6 incréments de comptage, tandis que le signal de sortie filtré 71 a rejeté toutes les impulsions de bruit et a transmis seulement les incréments valides réels.
L'approche de filtre d'impulsions qu on vient de décrire ne prend pas en compte des impulsions quelconques présentes à la sortie du comparateur qui sont inférieures nombre de signaux d'horloge synchrones. Le filtre représenté sur la figure 2 rejettera toute impulsion erronée qui inférieure à 1 période d'horloge et peut rejeter des impulsions qui sont aussi larges (2 - s), en fonction la relation des instants de montée et de descente asynchrones du comparateur vis-à-vis l'horloge synchrone. période d'une impulsion rejetée est réglable par l'utilisation d'un générateur d'horloge ou d'une source d'horloge programmable qui fait varier la fréquence de l'horloge synchrone. Lorsque la fréquence varie, la période correspondant à la largeur d'impulsion d'horloge varie également, qui change la période de réj ion d'impul sions de bruit. A titre d'exemple, en utilisant une horloge de 1 MHz, largeur d'impulsion de bruit à 1 jus serait toujours rejetée, et des impulsions de bruit de > 1 à 2 gs seraient également rejetées, en fonction de la relation temporelle des instants de montée et de descente asynchrones vis-à-vis de l'horloge. Si la fréquence d'horloge était changée pour devenir 2 MHz, la réfection de largeur d'impulsion de bruit serait réduite d'un facteur de 2.
La logique conforme à l'invention peut être développée pour ajouter des éléments de retard Q3 à Q(n) et pour ajouter n états à l'entrée de la fonction ET. Avec ce développement d'états, on peut obtenir la réfection de largeurs d'impulsion allant de 2 à (n-1) largeurs d'impulsion. L'ensemble de la forme de réalisation du filtre est compatible avec une modification permettant la réfection de largeur d'impulsion en temps réel, par l'incorporation d'un générateur d'horloge programmable ou d'un compteur programmable et d'états logiques ET appropriés.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention.
Claims (3)
1. Dispositif caractérisé en ce qu'il comprend : un moyen de comparaison (21) pour produire train d'impulsions numérique à partir d'un signal analogique; et un moyen logique (Q1, Q2, 23, 25, 27, F/F) agissant sur le train d'impulsions numérique pour en éliminer des impulsions parasites.
2. Dispositif selon la revendication 1, caractérisé en ce que le moyen logique (Q1, Q2, 23, 25, F/F) fonctionne de façon à empêcher qu'une impulsion ayant une largeur inférieure à une largeur sélectionnée apparaisse dans train d'impulsions.
3. Dispositif selon la revendication 1, caractérisé en ce le moyen de comparaison comprend un amplificateur comparateur (21). . Dispositif selon la revendication 1, caractérisé en que le moyen logique comprend : un moyen , Q2) pour retarder une partie du train d'impulsions de façon à produire au moins des premier et second signaux sortie sous forme d'impulsions retardées ; et un moyen (25, 27) pour accomplir une fonction logique sur une impulsion du train d'impulsions et sur les premier et second signaux de sortie sous forme d'impulsions retardées. 5. Dispositif selon la revendication 4, caractérisé en que la fonction logique est une fonction logique ET. 6. Dispositif selon la revendication 3, caractérisé en que l'amplificateur comparateur (21) produit un signal de sortie comprenant une pluralité d'impulsions, et en ce que le moyen logique agit sur une pluralité desdites impulsions. 7. Dispositif selon la revendication 6, caractérisé en que le moyen logique comprend : un moyen , Q2) pour retarder une première et une seconde des impulsions; et premier moyen (25) pour accomplir une opération logique sur les première et seconde des impulsions et sur une troisième des impulsions. 8. Dispositif selon la revendication 7, caractérisé en ce qu il comprend en outre un second moyen (27) pour accomplir une opération logique sur des formes inversées des premiere, seconde et troisième impulsions. 9. Dispositif selon la revendication 8, caractérisé en ce que chacun des premier et second moyens comprend une porte ET (25, 27). . Dispositif, caractérisé en ce qu'il comprend un circuit de comparaison (21) adapté pour recevoir un signal 'entrée analogique et produire un train d'impul sions de sortie numérique; et un circuit logique numérique (23, 25, 27, Q1, Q2, F/F) connecté pour recevoir et filtrer le train d'impulsions numérique, ce circuit logique comprenant une pluralité d'étages de retard (Q1, Q2) et une pluralité d'éléments de logique combinatoire (25, 27). Dispositif selon la revendication 10 caractérisé en ce que la pluralité d'éléments de logique combinatoire comprend des premier et second éléments (25 27) accomplissant chacun une fonction logique ET. Dispositif selon la revendication 10 caractérisé en ce que le circuit logique comprend premier second éléments de retard (Q1, Q2), le premier élément retard (Q1) recevant à titre de signal d'entrée le signal de sortie du circuit de comparaison (21) et fournissant un signal de sortie au second élément de retard (Q2). Dispositif selon la revendication 12 caractérisé en ce que le circuit logique comprend en outre une premiere porte ET (25) et une seconde porte ET (27), la première porte ET (25) étant connectée de façon à recevoir des signaux d'entrée respectifs comprenant le train d'impulsions de sortie et des signaux de sortie respect' provenant des premier et second éléments de retard (Q1 Q2), la seconde porte ET (27) recevant une pluralité signaux 'entrée qui comprennent la forme inversée de chacun desdits signaux d'entrée respectifs. 14. Dispositif selon la revendication 13, caractérisé en ce que des sorties respectives des première et seconde portes ET (25, 27) sont connectées à des entrées J et K respectives d'une bascule J-K (F/F). 15. Dispositif selon la revendication 10, caractérisé en ce que le circuit logique accomplit les deux fonctions logiques suivantes J = Q1 & Q2 & Entrée K = & Q2* & Entrée dans lesquelles Q1 et sont des valeurs mémorisées respectivement par les premier et second éléments de retard (Q1, Q2), et "Entrée" est valeur binaire de l'impulsion présente à la sortie du circuit de comparaison (21). 16. Dispositi selon la revendication 1, caractérisé en ce que le circuit logique accomplit les deux fonctions logiques suivantes J = Q2 & Entrée K = & Q2* & Entrée dans lesquelles Q1 et sont des valeurs mémorisées respectivement par les premier et second éléments de retard (Q1, Q2), et "Entrée" est valeur binaire de l'impulsion présente à la sortie du circuit de comparaison (21). 17. Procédé, caracterisé en ce qu'il comprend les étapes suivantes : on genère un train d'impulsions à partir d'un signal analogique en effectuant une opération de comparaison; et on élimine des impulsions parasites dans ce train d'impulsions en empêchant qu'une impulsion ayant une largeur inférieure à durée sélectionnée apparaisse dans le train d'impulsions. 18. Procédé selon la revendication 17, caractérisé en ce que l'étape d'empêchement comprend les étapes suivantes : on mémorise une ou plusieurs des impulsions; et on effectue une première opération de logique combinatoire dans laquelle une valeur binaire d'une ou plusieurs desdites impulsions constitue au moins un signal d'entrée lequel la première opération est accomplie. 19. Procédé selon la revendication 18 caractérisé ce qu'il comprend en outre l'étape consistant à effectuer une seconde opération de logique combinatoire dans laquelle une valeur binaire inversée de 1 une au moins desdites impulsions constitue au moins un signal d'entrée lequel la seconde opération est accomplie. 20. Procédé selon la revendication 19 caractérisé ce qu'il comprend en outre l'étape consistant à fournir les résultats des première et seconde opérations à un circuit de génération d'impulsions (F/F).
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101127228B (zh) * | 2001-02-20 | 2011-04-13 | 蒂雅克株式会社 | 信号处理电路及信号处理方法 |
| JP3724398B2 (ja) * | 2001-02-20 | 2005-12-07 | ティアック株式会社 | 信号処理回路及び信号処理方法 |
| US6914951B2 (en) * | 2001-07-24 | 2005-07-05 | Hewlett-Packard Development Company, L.P. | Method and apparatus for a digital logic input signal noise filter |
| GB2437121A (en) * | 2006-04-11 | 2007-10-17 | Wolfson Microelectronics Plc | A debounce circuit with low latency |
| US8560588B2 (en) * | 2006-09-28 | 2013-10-15 | Rockwell Automation Technologies, Inc. | Digital pulse reject counter |
| US20110018622A1 (en) * | 2009-07-27 | 2011-01-27 | Vuong Binh Hong | Simple noise control method |
| JP2019110379A (ja) * | 2017-12-15 | 2019-07-04 | ルネサスエレクトロニクス株式会社 | 受信回路、伝送回路、及びシステム |
| CN110912539A (zh) * | 2018-09-14 | 2020-03-24 | 恩智浦美国有限公司 | 时钟发生器和产生时钟信号的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001374A (en) * | 1989-09-08 | 1991-03-19 | Amp Incorporated | Digital filter for removing short duration noise |
| US5059834A (en) * | 1989-04-25 | 1991-10-22 | Kabushiki Kaisha Toshiba | Circuit device for eliminating noise from an input signal independent of time of arrival of noise or noise width |
| US5113098A (en) * | 1991-03-29 | 1992-05-12 | Advanced Micro Devices, Inc. | Glitch remover circuit for transmission links |
| JPH06334530A (ja) * | 1993-05-25 | 1994-12-02 | Nippondenso Co Ltd | シリアルデータ通信の復号装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151053A (ja) * | 1985-12-25 | 1987-07-06 | Iwatsu Electric Co Ltd | ノイズ除去回路 |
| JP3465433B2 (ja) * | 1995-09-05 | 2003-11-10 | 三菱電機株式会社 | Ｍｒヘッドのディスク接触検出回路 |
| US5737140A (en) * | 1996-06-07 | 1998-04-07 | Eastman Kodak Company | Simple pulse position modulation channel/decoder |
| US5907299A (en) * | 1996-10-23 | 1999-05-25 | Sonix Technologies, Inc. | Analog-to digital converter with delta-sigma modulator |
| US6169765B1 (en) * | 1997-05-28 | 2001-01-02 | Integration Associates, Inc. | Apparatus and method for output signal pulse width error correction in a communications receiver |
| US6218870B1 (en) * | 1999-09-01 | 2001-04-17 | Agilent Technologies, Inc. | Anti-glitch system and method for laser interferometers using frequency dependent hysteresis |
-
2000
- 2000-03-28 US US09/536,565 patent/US6337649B1/en not_active Expired - Lifetime
- 2000-11-27 FR FR0015272A patent/FR2807236A1/fr not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059834A (en) * | 1989-04-25 | 1991-10-22 | Kabushiki Kaisha Toshiba | Circuit device for eliminating noise from an input signal independent of time of arrival of noise or noise width |
| US5001374A (en) * | 1989-09-08 | 1991-03-19 | Amp Incorporated | Digital filter for removing short duration noise |
| US5113098A (en) * | 1991-03-29 | 1992-05-12 | Advanced Micro Devices, Inc. | Glitch remover circuit for transmission links |
| JPH06334530A (ja) * | 1993-05-25 | 1994-12-02 | Nippondenso Co Ltd | シリアルデータ通信の復号装置 |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 1995, no. 03 28 April 1995 (1995-04-28) * |
Also Published As
| Publication number | Publication date |
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