FR2860099A1 - Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu - Google Patents

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Abstract

Un procédé de réalisation d'un transistor à effet de champ sur un substrat (100) comprend le dépôt d'un matériau semiconducteur (2) sur une portion d'un matériau temporaire monocristallin, et le retrait d'une partie au moins du matériau temporaire. Une portion d'un matériau conducteur (4, 41, 42) est ensuite formée au dessus et au dessous de la portion de matériau semiconducteur (2). Une couche d'un matériau isolant électriquement (101) est située entre la portion de matériau temporaire et le substrat (100).

Description

PROCEDE DE REALISATION D'UN TRANSISTOR A EFFET DE CHAMP ET
TRANSISTOR AINSI OBTENU
La présente invention concerne un procédé de réalisation d'un transistor à effet de champ, de type métal-oxyde-semiconducteur (MOS).
La demande de brevet européen EP 1 091 417, au nom de la demanderesse, décrit une configuration de transistor MOS à grille enveloppante, ou GAA (pour Gate Ail Around , en anglais). Une telle configuration permet un bon contrôle de l'état de conduction du transistor, grâce à une meilleure répartition du champ électrique généré par la grille dans le canal.
Néanmoins, le contrôle de la conduction d'un transistor ayant cette configuration est limité par des interactions indésirables entre le substrat qui porte le transistor et certaines parties du canal. Ces interactions, de type électrostatique ou électromagnétique, peuvent avoir un comportement équivalent à celui de transistors parasites. En effet, des charges et des courants électriques induits dans le substrat à proximité du canal, d'une façon non contrôlée, sont susceptibles d'influencer la conduction du transistor, indépendamment d'une commande de celui-ci appliquée à la grille.
Par ailleurs, un tel transistor à grille enveloppante est réalisé en utilisant successivement trois masques de lithographie. Le premier masque définit la zone active du transistor, à l'intérieur d'une circonférence isolante électriquement. Le deuxième masque délimite une portion de silicium correspondant à la zone de source, au canal et à la zone de drain. Le troisième masque définit la grille. La combinaison de ces trois masques avec les règles de dessin usuelles pour la réalisation de composants intégrés aboutit à une taille relativement importante pour le transistor obtenu.
Un but de l'invention consiste à proposer un procédé de réalisation d'un transistor dont le contrôle de la conduction est amélioré, et dont la taille est compatible avec un degré d'intégration élevé.
L'invention concerne un procédé de réalisation d'un transistor à effet de champ, qui comprend les étapes suivantes: a) formation d'une portion d'un matériau temporaire sensiblement monocristallin au-dessus d'une surface d'un substrat conducteur, une couche d'un matériau isolant électriquement étant située entre la portion de matériau temporaire et le substrat; b) dépôt d'un matériau semiconducteur sur la portion de matériau temporaire, sous forme d'une portion présentant des prolongements sensiblement parallèles à la surface du substrat, de part et d'autre de la portion de matériau temporaire, la portion de matériau semiconducteur comprenant une partie centrale obtenue par épitaxie à partir de la portion de matériau temporaire; c) création d'au moins une zone d'accès à la portion de matériau temporaire; d) retrait d'une partie au moins du matériau temporaire par la zone d'accès; e) formation d'un revêtement isolant électriquement sur des parties découvertes de la portion de matériau semiconducteur; et f) formation d'au moins une portion d'un matériau conducteur au dessus et au dessous de la partie centrale de la portion de matériau semiconducteur.
La portion de matériau semiconducteur constitue la zone conductrice du transistor, c'est-à-dire le canal de celui-ci et des parties au moins de la source et du drain, disposées dans la continuité du canal, à deux extrémités de celui-ci. Ces parties de la source et du drain correspondent aux prolongements de la portion de matériau semiconducteur de chaque côté de la portion de matériau temporaire, parallèlement à la surface du substrat. Le matériau conducteur disposé au-dessus de la partie centrale de la portion de matériau semiconducteur, et entre celle- ci et la couche de matériau isolant, constitue des éléments de grille du transistor.
Un premier avantage d'un transistor réalisé selon l'invention résulte de 30 la couche de matériau isolant présente au-dessus du substrat conducteur, avant la formation de la portion de matériau semiconducteur qui constitue la zone conductrice du transistor. Le transistor est ainsi éloigné du substrat d'une distance correspondant au moins à l'épaisseur de cette couche de matériau isolant. De ce fait, des charges et des courants électriques présents à l'intérieur du substrat n'ont pas d'influence sur la conduction du transistor. La conduction du transistor dépend alors seulement du champ électrique généré par le ou les éléments de grille dans le canal.
Un second avantage d'un transistor réalisé selon l'invention résulte de la disposition d'éléments de grille au dessus et au dessous du canal. Ainsi, la conduction du transistor peut être commandée très précisément à l'aide de potentiels électriques appliqués aux éléments de grille.
Un troisième avantage d'un transistor réalisé selon l'invention réside dans sa faible taille, et dans l'encombrement réduit qui en résulte sur le substrat.
Un quatrième avantage d'un transistor réalisé selon l'invention réside dans le fait qu'une isolation électrique périphérique du transistor, par rapport à des composants électroniques voisins disposés sur la surface du substrat, peut être obtenue seulement par l'aménagement d'un espacement entre le transistor et chacun de ces composants. L'isolation électrique résulte alors de la présence de bandes de la couche du matériau isolant qui séparent le transistor des composants voisins. La réalisation d'éléments d'isolation électrique spécifiques autour du transistor, d'un des types STI (pour Shallow Trench Isolation , en anglais) ou LOCOS (pour LOCAL Oxidation of Silicon ) par exemple, est inutile. Une réduction du prix de revient des circuits qui incorporent des transistors selon l'invention en résulte.
Selon le mode de réalisation préféré de l'invention, la portion de matériau conducteur formée lors de l'étape f) entoure la partie centrale de la portion de matériau semiconducteur. Un transistor à grille enveloppante est ainsi obtenu, dont la conduction est commandée par un potentiel électrique unique appliqué à la grille enveloppante.
L'étape a) du procédé peut comprendre les étapes élémentaires suivantes: a1) obtention d'un substrat conducteur recouvert d'une couche d'un matériau isolant électriquement, ladite couche de matériau isolant étant elle-même recouverte d'une couche d'un matériau temporaire sensiblement monocristallin; et a2) gravure de la couche de matériau temporaire en dehors d'une portion du matériau temporaire.
Avantageusement, le substrat conducteur recouvert par les couches de matériau isolant et de matériau temporaire est acquis commercialement auprès d'un fabriquant spécialisé, et le transistor est réalisé à partir de ce substrat composite par un fabriquant de circuits intégrés en appliquant les étapes a2) et b) à f).
L'étape f) du procédé de l'invention peut comprendre les étapes 15 élémentaires suivantes: f1) dépôt du matériau conducteur au-dessus de la portion de matériau semiconducteur et entre la portion de matériau semiconducteur et la couche de matériau isolant; f2) implantation d'atomes déterminés dans le matériau conducteur en dehors de certaines portions du matériau conducteur, les portions non implantées de matériau conducteur ayant des projections correspondant sensiblement à l'emplacement qu'occupait la portion de matériau temporaire au dessus de la surface du substrat; et f3) retrait d'une partie au moins du matériau conducteur implanté.
L'extension des éléments de grille du transistor ou de sa grille unique est ainsi limitée à proximité du canal. Cette limitation évite que des connexions électriques involontaires ne soient formées ultérieurement lors de l'élaboration d'un circuit électronique incorporant le transistor.
Avantageusement, la portion de matériau temporaire est définie lors de 30 l'étape a) par un masque de lithographie, et ce masque est réutilisé lors de l'étape f2) pour définir les portions de matériau conducteur non implantées. Un tel mode opératoire nécessite un masque de lithographie en moins, ce qui contribue à réduire le prix de revient du transistor.
En outre, un tel mode opératoire supprime l'existence de segments de 5 la portion de matériau semiconducteur entre, d'une part, la source ou le drain, et, d'autre part, le canal inséré entre les éléments de grille ou entouré par la grille enveloppante. Un transistor encore plus compact est ainsi obtenu.
L'invention concerne aussi un transistor à effet de champ disposé au dessus d'un substrat conducteur, une couche d'un matériau isolant 1 o électriquement étant située entre une partie au moins du transistor et le substrat, le transistor étant réalisé selon un procédé tel que décrit précédemment.
L'invention concerne encore un élément de mémoire à accès aléatoire comprenant un tel transistor.
D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après de deux exemples de réalisation non limitatifs, en référence aux dessins annexés, dans lesquels: - les figures 1 à 8 sont des vues en perspective d'un transistor en cours de réalisation, en utilisant un premier mode de mise en oeuvre de la 20 présente invention; - la figure 6a est une vue en coupe du transistor des figures 1 à 8, correspondant à la figure 6; - les figures 9 à 12 sont des vues en coupe d'un transistor en cours de réalisation, en utilisant un second mode de mise en oeuvre de la présente 25 invention.
Pour raison de clarté, les dimensions des différentes parties de transistors représentées sur ces figures ne sont pas en proportion avec des dimensions réelles. Des références identiques indiquées sur des figures différentes correspondent à des éléments identiques ou qui ont des rôles analogues par rapport à l'objet de l'invention. Les termes supérieur , inférieur , sur et sous utilisés dans la suite sont définis en référence à une direction D, indiquée sur la figure 1, qui est perpendiculaire à la surface du substrat.
Selon la figure 1, un substrat 100, par exemple à base de silicium, est recouvert sur une surface supérieure S, sensiblement plane, d'une couche 101 d'un matériau isolant électriquement, par exemple en silice SiO2. La couche 101 possède une épaisseur supérieure à 10 nanomètres, selon la direction D, afin de procurer une isolation suffisante du transistor final par rapport à des charges et des courants électriques circulant dans le substrat 100. La couche 101 est elle-même recouverte d'une couche 102 d'un matériau sensiblement o monocristallin, qui est choisi de façon à pouvoir être sélectivement retiré par rapport à du silicium. Le matériau de la couche 102 peut être, par exemple, un alliage de silicium et de germanium, contenant 26% de germanium, en fraction atomique. Dans le premier mode de mise en oeuvre l'invention, décrit maintenant, l'ensemble E constitué par le substrat 100 et les couches 101 et 102 constitue le support initial sur lequel est réalisé le transistor. Un tel support peut être disponible commercialement.
Une portion de résine protectrice M1 est formée sur la couche 102, selon l'une des techniques lithographiques connues de l'Homme du métier. Un premier masque de lithographie, par exemple de photolithographie, est utilisé pour définir la forme de la portion M1. La portion M1 correspond sensiblement aux dimensions de la grille du transistor final, parallèlement à la surface S. Le matériau de la couche 102 est alors retiré, en dehors de la partie de la couche 102 qui est protégée par la portion de résine M1. Le retrait peut être effectué, par exemple, par exposition de la couche 102 à un faisceau de particules accélérées parallèlement à la direction D, en sens inverse de celle-ci, et envoyées contre la surface supérieure du substrat 100 et du transistor en cours de réalisation. Un tel procédé de retrait est appelé gravure sèche . La configuration représentée à la figure 2 est obtenue, selon laquelle une portion allongée 10 du matériau de la couche 102 reste sur la surface supérieure de la couche 101. Dl est la direction de la portion 10, parallèle à la surface S. On forme alors une portion 2 de matériau semiconducteur, par exemple de silicium, sur la couche 101 et sur la portion 10. Plusieurs méthodes équivalentes peuvent être utilisées pour former la portion 2. Une première méthode consiste à déposer une protection de résine (non représentée) sur la couche 101 et sur la portion 10 en dehors des parties de celles-ci destinées à être recouvertes par la portion 2, puis à recouvrir l'ensemble par du silicium, et ensuite à retirer la protection de résine avec le silicium déposé sur celle-ci. Une seconde méthode consiste à déposer d'abord une couche conforme de silicium sur la couche 101 et sur la portion 10, à couvrir la partie de cette couche correspondant à la portion 2 par une protection de résine (non représentée), puis à retirer par gravure le silicium en dehors de la portion 2. La protection utilisée dans l'une ou l'autre des deux méthodes de formation de la portion 2 définit les dimensions de la zone conductrice du transistor, parallèlement à la surface S. Pour cela, un second masque de lithographie est utilisé, d'une façon connue en soi. Pour les deux méthodes, des conditions de croissance épitaxique non- sélective du silicium sont adoptées lors du dépôt de celui-ci.
Ainsi, le matériau de silicium déposé au-dessus de la portion 10 est sensiblement monocristallin. Il constitue le canal du transistor final. Le matériau de silicium de la portion 2 au contact de la couche 101 est polycristallin. Eventuellement, le matériau de silicium de la portion 2 peut être dopé à ce niveau du procédé, afin de lui conférer le comportement semiconducteur désiré.
Conformément à la figure 3, la portion 2 présente une forme allongée selon une direction D2, parallèle à la surface S et sensiblement perpendiculaire à la direction Dl. La portion 2 chevauche la portion 10 au niveau d'une partie centrale C de la portion 2. Elle possède en outre, de part et d'autre de la partie centrale C, deux prolongements 2a et 2b en contact avec la surface supérieure de la couche 101. La longueur de la portion C selon la direction D2 est, par exemple, de 2 micromètres. Lors de la formation de la portion 2, deux parties de la surface de la portion 10 ont été découvertes, aux extrémités de la portion 10 selon la direction D1, de façon à former deux zones d'accès SA à la portion 10.
On procède ensuite au retrait du matériau de la portion 10 par les zones SA, d'une façon sélective par rapport au matériau de la portion 2. Lorsque la portion 10 est constituée de l'alliage de silicium et de germanium mentionné plus haut et que la portion 2 est constituée de silicium dépourvu de germanium, le retrait sélectif peut être effectué en exposant le circuit en cours de réalisation à un plasma contenant des molécules de tétrafluorure de carbone, ou CF4. Un tel procédé de retrait sélectif est connu de l'Homme du métier. La portion 10 est retirée sans altérer la portion 2. Un tunnel T est ainsi formé sous la partie centrale C de la portion 2, à l'emplacement de la portion 10.
On forme alors une couche de silice (SiO2) sur les surface découvertes de la portion 2, par chauffage et exposition de celle-ci à une atmosphère oxydante. La couche ainsi formée constitue un revêtement 3 isolant électriquement, qui recouvre la portion 2 sur ses surfaces supérieure et latérales, ainsi que dans le tunnel T (figure 4). Le revêtement 3 est destiné à former la couche d'isolation de grille du transistor MOS final.
Selon la figure 5, on effectue ensuite un dépôt de silicium 40 sur l'ensemble du circuit. Le silicium déposé comble intégralement le tunnel T, et recouvre la portion 2 et la couche 101 d'une couche d'épaisseur sensiblement uniforme.
On forme ensuite par lithographie, une portion de résine M2 au dessus du dépôt de silicium 40, au droit de l'emplacement de la portion 10 selon la direction D. Le masque de lithographie qui avait été utilisé pour définir la portion de résine M1 (figure 1) est repris pour définir la portion M2.
Le substrat et le transistor en cours de réalisation sont exposés à un flux F d'implantation de germanium (figure 6). Des atomes de germanium sont implantés dans le silicium 40, en dehors de la partie de celui-ci protégée par la portion M2. La figure 6a est une vue en coupe selon la direction D2, passant par les prolongements 2a et 2b de la portion 2. Elle montre les différentes parties du transistor qui sont implantées de germanium: la portion 2 en dehors d'une partie de celle-ci qui correspond sensiblement à la partie centrale C, et le silicium 40 en dehors de deux portions 41 et 42 situées au droit de la portion M2, selon la direction D. Les portions 41 et 42 sont respectivement situées au dessous et au dessus de la partie centrale C de la portion 2.
Le transistor est alors chauffé vers 750 C environ afin de former un alliage de silicium et de germanium dans les parties implantées de germanium. Un tel chauffage provoque une cristallisation partielle de l'alliage, favorable pour effectuer un retrait sélectif de l'alliage par rapport au matériau de silicium dépourvu de germanium des portions 41 et 42.
On procède alors au retrait de l'alliage de silicium et de germanium des parties implantées qui sont découvertes. Un procédé de retrait sélectif analogue à celui évoqué plus haut pour le retrait de la portion 10 peut être utilisé. La configuration représentée à la figure 7 est alors obtenue. Grâce à l'encapsulation de la portion 2 que constitue le revêtement 3, la portion 2 n'est pas altérée. Après le retrait, les deux portions 41 et 42 sont reliées entre elles à leurs extrémités opposées selon la direction D1, et forment une portion unique 4 qui entoure la partie centrale C de la portion 2. En procédant de la façon qui vient d'être décrite, les portions 4 et 10 présentent des projections respectives sur la surface S, selon la direction D, qui sont sensiblement de même forme.
Selon une variante de l'invention, les portions 41 et 42 présentent des largeurs respectives selon la direction D2 qui sont plus petites que la largeur de la portion 10 selon la direction D2. Une telle réduction des largeurs des portions 41 et 42 peut être obtenue de différentes façons. Une première façon consiste à faire varier la direction d'exposition de la résine qui constitue la portion M2, par rapport au faisceau de sensibilisation utilisé lors du procédé lithographique mis en oeuvre pour la formation de cette portion. De façon équivalente, on peut utiliser un faisceau de sensibilisation de la résine qui est convergent en direction du substrat 100. Une autre façon consiste à faire varier la direction du flux d'implantation F autour de la direction D, pendant l'implantation. Une autre façon encore consiste à chauffer légèrement la portion de résine M2 afin de provoquer un fluage de la résine dans le sens d'une rétractation de celle-ci selon la direction D2. Une telle variante selon laquelle les portions 41 et 42 ont des largeurs réduites est particulièrement avantageuse, notamment pour la réalisation de connexions ultérieures reliant le transistor.
La portion de résine M2 est retirée.
Un espaceur 5 (figure 8) est ensuite réalisé d'une façon connue de - 10l'Homme du métier. Une couche continue de matériau isolant, par exemple de nitrure de silicium (Si3N4) est déposée sur les parties découvertes des portions 2 et 4, et de la couche 101. Cette couche est ensuite gravée par un plasma dont des particules sont accélérées selon la direction D, en sens opposé à celle-ci, et envoyées contre la couche de nitrure de silicium. Les surfaces supérieures des portions 2 et 4 sont ainsi de nouveau découvertes, alors que les surfaces latérales des portions 2 et 4 restent recouvertes de matériau isolant.
Enfin, les prolongements 2a et 2b de la portion 2 peuvent être épaissis selon la direction D, en réalisant un dépôt de portions de silicium supplémentaires 20a et 20b, respectivement sur chacun des prolongements 2a et 2b. Des conditions de dépôt appropriées sont adoptées, afin de ne former du matériau de silicium supplémentaire que sur les surfaces découvertes de silicium. Eventuellement, la partie supérieure de la portion 4 est simultanément épaissie. La portion 20a constitue alors la zone de contact électrique de source, notée S sur la figure 8, et la portion 20b constitue la zone électrique de contact de drain, notée D. La surface supérieure de la portion 4 constitue la zone de contact électrique de grille, notée G. De façon connue, une partie du matériau de chaque zone de contact S, D et G peut être transformée en siliciure métallique, pour diminuer une résistance électrique de contact entre chaque portion du transistor et une connexion électrique reliant cette portion.
La réduction de la largeur des portions 41 et 42 permet d'obtenir des connexions reliant le transistor sans court-circuit, malgré d'éventuels défauts d'alignement de ces connexions par rapport à la grille G. Un second mode de mise en oeuvre de l'invention est maintenant décrit, en relation avec les figures 9-12. Selon ce mode de réalisation, le support initial E sur lequel est réalisé le transistor comprend un substrat 100 de silicium, recouvert par une couche de silice 101, elle-même recouverte par une couche de silicium sensiblement monocristallin 110. La couche 101 peut être obtenue par oxydation thermique du matériau du substrat 100. Elle est alors particulièrement dense. Elle possède de préférence une épaisseur supérieure à 10 nanomètres, afin d'obtenir une bonne isolation du transistor final par rapport au substrat 100. Un tel support, donné à titre d'exemple, est actuellement commercialisé.
Une couche de silice (SiO2) 111 est formée sur la couche 110, par exemple en utilisant un procédé de dépôt chimique en phase vapeur à pression réduite (ou LPCVD, pour Low Pressure Chemical Vapour Deposition , en anglais). Des molécules de type tétraéthoxysilane (TEOS) peuvent être utilisées comme précurseurs. La couche 111 présente, par exemple, une épaisseur de 20 nanomètres.
On forme ensuite une portion de résine M3 sur la couche 111 (figure 9), dont les dimensions correspondent à celles de la portion MI du premier mode de mise en oeuvre de l'invention. La portion M3 définit de même les dimensions de la grille du transistor final obtenu, parallèlement à la surface S. Les couches 111 et 110 sont alors successivement gravées, en dehors des parties de ces couches situées au droit de la portion M3, selon la direction D. Un empilement de portions issues des couches 110 et 111 subsiste alors au dessus de la couche 101. Un espaceur 112, par exemple en nitrure de silicium (Si3N4) est réalisé autour de cet empilement, d'une façon analogue à celle décrite plus haut en relation avec la figure 8. La configuration représentée à la figure 10 est obtenue.
La partie restante de la couche de silice 111 est alors retirée, par exemple par gravure humide. Des conditions de gravure sélective du matériau de silice de la couche 111 par rapport au matériau de silice de la couche 101 sont alors adoptées, afin de retirer la partie restante de la couche 111 sans retirer substantiellement de matériau de la couche 101. De telles conditions résultent, par exemple, d'une différence de densité entre les couches 101 et 111, due à leurs modes d'élaboration respectifs. Ainsi, une vitesse de retrait, selon la direction D, de la couche 111 peut être obtenue, qui est environ mille fois supérieure à la vitesse de retrait de la couche 101, lorsque les deux couches sont exposées à une même solution de gravure. La surface supérieure de la partie restante de la couche 110 est ainsi découverte.
On fait alors croître un alliage de silicium et de germanium par épitaxie sélective à partir de la surface supérieure de la partie restante de la couche 110. Cette croissance épitaxique est possible grâce à la structure monocristalline de la couche 110 initiale. Du fait de la sélectivité des conditions de croissance de l'alliage qui sont adoptées, on obtient une portion d'alliage 10 limitée par l'espaceur 112, parallèlement à la surface S (figure 11). L'épaisseur de la portion 10 est, par exemple, 20 nanomètres.
Le procédé de réalisation du transistor est alors poursuivi d'une façon identique à celle décrite pour le premier mode de mise en oeuvre de l'invention. En particulier, la figure 12 représente la configuration obtenue après formation de la portion 2 qui constitue la zone conductrice du transistor. La portion 2 est encore sensiblement monocristalline dans sa partie centrale. La partie de couche 110 résiduelle et l'espaceur 112 demeurent ensuite entre le transistor et la couche isolante 101, sans perturber le fonctionnement du transistor.
Des transistors obtenus selon l'un des modes de mise en oeuvre de l'invention décrits ci-dessus sont particulièrement appropriés pour constituer des éléments de mémoire à accès aléatoire (RAM), notamment du type mémoire statique (ou SRAM). Outre la réduction de taille de l'élément de mémoire déjà mentionnée, un tel élément de mémoire possède une consommation électrique particulièrement faible, du fait de la présence de la couche isolante 101 sous les transistors. Par ailleurs, la configuration enveloppante (GAA) de la grille 4 autour du canal procure une fiabilité améliorée de l'élément de mémoire. Elle permet aussi un fonctionnement de l'élément de mémoire à une vitesse supérieure à celle des éléments de mémoire dont les transistors possède une grille supérieure simple.

Claims (12)

REVENDICATIONS
1. Procédé de réalisation d'un transistor à effet de champ, comprenant les étapes suivantes: a) formation d'une portion (10) d'un matériau temporaire sensiblement monocristallin au-dessus d'une surface (S) d'un substrat conducteur (100), une couche d'un matériau isolant électriquement (101) étant située entre la portion de matériau temporaire et le substrat; b) dépôt d'un matériau semiconducteur sur la portion de matériau temporaire (10), sous forme d'une portion (2) présentant des w prolongements (2a, 2b) sensiblement parallèles à la surface du substrat (S), de part et d'autre de la portion de matériau temporaire, la portion de matériau semiconducteur (2) comprenant une partie centrale (C) obtenue par épitaxie à partir de la portion de matériau temporaire (10) ; c) création d'au moins une zone d'accès (SA) à la portion de matériau temporaire (10) ; d) retrait d'une partie au moins du matériau temporaire par la zone d'accès (SA) ; e) formation d'un revêtement isolant électriquement (3) sur des parties 20 découvertes de la portion de matériau semiconducteur (2) ; et f) formation d'au moins une portion d'un matériau conducteur (4) au dessus et au dessous de la partie centrale (C) de la portion de matériau semiconducteur (2).
2. Procédé selon la revendication 1, dans lequel la portion de matériau conducteur (4) formée lors de l'étape f) entoure la partie centrale (C) de la portion de matériau semiconducteur (2).
3. Procédé selon la revendication 1 ou 2, dans lequel l'étape a) comprend les étapes élémentaires suivantes: a1) obtention d'un substrat conducteur (100) recouvert d'une couche d'un matériau isolant électriquement (101), ladite couche de matériau isolant étant elle-même recouverte d'une couche (102) d'un matériau temporaire sensiblement monocristallin; et a2) gravure de la couche de matériau temporaire (102) en dehors d'une portion (10) du matériau temporaire.
4. Procédé selon l'une quelconque des revendications précédentes, dans lequel les portions de matériau temporaire (10) et de matériau conducteur (4) présentent des projections sensiblement de même forme sur la surface du substrat (S).
5. Procédé selon l'une quelconque des revendications précédentes, dans lequel le matériau temporaire (10) est à base d'un alliage de silicium et de germanium, et dans lequel le matériau semiconducteur (2) est à base de silicium.
6. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'étape f) comprend les étapes élémentaires suivantes: f1) dépôt du matériau conducteur au-dessus de la portion de matériau semiconducteur (2) et entre la portion de matériau semiconducteur (2) et la couche de matériau isolant (101) ; f2) implantation d'atomes déterminés dans le matériau conducteur en dehors de certaines portions du matériau conducteur (41, 42), les portions non implantées de matériau conducteur ayant des projections correspondant sensiblement à l'emplacement qu'occupait la portion de matériau temporaire (10) au dessus de la surface du substrat (S) ; et f3) retrait d'une partie au moins du matériau conducteur implanté.
7. Procédé selon la revendication 6, dans lequel la portion de matériau temporaire (10) est définie lors de l'étape a) par un masque de lithographie, et dans lequel les portions de matériau conducteur non implantées (41, 42) sont définies lors de l'étape f2) en utilisant le même masque de lithographie.
8. Procédé selon la revendication 7, dans lequel les portions de matériau conducteur non implantées (41, 42) présentent des largeurs respectives plus petites qu'une largeur correspondante de la portion de matériau temporaire (10), lesdites largeurs étant mesurées parallèlement à une direction des deux prolongements (2a, 2b) de la portion de matériau semiconducteur (2).
9. Procédé selon l'une quelconque des revendications 6 à 8, dans lequel le matériau conducteur (4) est à base de silicium, et dans lequel lesdits atomes déterminés sont des atomes de germanium.
10. Procédé selon l'une quelconque des revendications précédentes, dans lequel la couche de matériau isolant (101) possède une épaisseur supérieure à 10 nanomètres, selon la direction perpendiculaire à la surface du substrat (D).
11. Transistor à effet de champ disposé au-dessus d'un substrat conducteur (100), une couche d'un matériau isolant électriquement (101) étant située entre une partie au moins du transistor et le substrat (100), le transistor étant réalisé selon l'une quelconque des revendications précédentes.
12. Elément de mémoire à accès aléatoire comprenant un transistor selon la revendication 11.
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