FR2845781A1 - Generateur de tension de type a intervalle de bande - Google Patents

Abstract

L'invention concerne un circuit de génération d'une tension de référence (VBG) de type à intervalle de bande, comportant : un montage miroir de courant de type cascode comprenant, depuis un rail d'alimentation haut (1), au moins deux branches parallèles de transistors MOS à canal P ; un montage bipolaire en série avec une desdites branches du montage miroir jusqu'à un rail d'alimentation bas (3), constitué de deux branches parallèles comprenant chacune, en série, un transistor bipolaire (T1, T2) monté en diode et, respectivement, une résistance (R1) et deux résistances (R2, R3) ; et un amplificateur différentiel (4) d'équilibrage des courants dans les deux branches du montage bipolaire, la tension de référence étant fournie par la borne (2) d'interconnexion du montage miroir avec le montage bipolaire.

Description

G NERATEUR DE TENSION DE TYPE INTERVALLE DE BANDE

La présente invention concerne le domaine des générateurs de tension de référence et, plus particulièrement la réalisation d'un générateur de tension de type à intervalle de bande connu sous l'appellation "bandgap". Un tel générateur sert 5 à produire une tension de référence qui soit stable en température et en tension d'alimentation. L'invention vise également à proposer un tel générateur de tension de référence qui soit insensible aux éventuelles dérives technologiques

d'appariement (mismatch) des transistors le constituant.

Un autre objet de la présente invention est de partager un tel générateur de tension de référence pour la fourniture d'une tension de référence d'un convertisseur analogique-numérique et d'une tension dépendant de la température interne d'un circuit intégré dans lequel est 15 constitué le générateur, afin de former un détecteur numérique

intégré de la température interne d'un circuit.

Pour atteindre ces objets et d'autres, la présente invention prévoit un circuit de génération d'une tension de référence de type à intervalle de bande, comportant: un montage miroir de courant de type cascode comprenant, depuis un rail d'alimentation haut, au moins deux branches parallèles de transistors MOS à canal P; un montage bipolaire en série avec une desdites branches du montage miroir jusqu'à un rail d'alimentation bas, constitué de deux branches parallèles comprenant chacune, en série, un transistor bipolaire monté en diode et, respecti5 vement, une résistance et deux résistances; et un amplificateur différentiel d'équilibrage des courants dans les deux branches du montage bipolaire, la tension de référence étant fournie par la borne d'interconnexion du

montage miroir avec le montage bipolaire.

Selon un mode de réalisation de la présente invention, ledit montage miroir comporte: une première branche constituée de deux transistors en série montés en diode; et une deuxième branche constituée de deux transistors en 15 série dont les grilles respectives sont connectées aux grilles respectives des deux transistors de la première branche, la deuxième branche constituant ladite branche en série avec le

montage bipolaire.

Selon un mode de réalisation de la présente invention, 20 les entrées respectives de l'amplificateur différentiel sont connectées aux branches respectives du montage bipolaire, sa sortie étant reliée à la borne de la première branche du montage cascode, opposée à la borne connectée au rail d'alimentation haut. Selon un mode de réalisation de la présente invention, les quatre transistors MOS du montage cascode ont des tailles identiques. Selon un mode de réalisation de la présente invention, la résistance de la première branche du montage bipolaire est de 30 même valeur qu'une première résistance de la deuxième branche qui possède une borne commune avec la résistance de la première branche, le transistor bipolaire connecté en série avec les deux résistances étant de taille supérieure à l'autre transistor bipolaire. Selon un mode de réalisation de la présente invention, le montage miroir comporte une troisième branche constituée de deux transistors MOS à canal P en série avec une résistance de conversion courant-tension entre lesdits rails haut et bas 5 d'alimentation, la tension aux bornes de ladite résistance de conversion étant directement proportionnelle à la température

interne du circuit intégré.

Selon un mode de réalisation de la présente invention, les grilles respectives de ces deux transistors MOS de la 10 troisième branche sont connectées aux grilles respectives des

deux transistors MOS de la première branche.

L'invention prévoit également un capteur numérique intégré de température, comportant: un circuit de génération d'une tension de référence et 15 d'une tension proportionnelle à la température interne; un circuit d'étalonnage exploitant les tensions de référence et proportionnelle à la température, pour fournir deux tensions représentatives de seuils haut et bas de conversion, et une tension analogique représentant la température courante; et 20 un convertisseur analogique-numérique recevant les trois tensions fournies par le circuit d'étalonnage, et fournissant un mot binaire représentatif de la température

interne du circuit.

Selon un mode de réalisation de la présente invention, 25 ladite tension représentative du seuil bas de conversion est

constituée par la tension de référence.

Selon un mode de réalisation de la présente invention,

la sortie du convertisseur analogique-numérique est reliée en entrée d'un registre de mémorisation de la température numé30 rique.

Ces objets, caractéristiques et avantages, ainsi que

d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes 35 parmi lesquelles:

la figure 1 représente le schéma électrique d'un générateur de tension de type à intervalle de bande selon un mode de réalisation de la présente invention; la figure 2 représente un mode de réalisation d'un 5 circuit d'activation du générateur de tension de la figure 1; et la figure 3 représente, de façon schématique, un mode

de réalisation d'un capteur numérique de température intégré, utilisant un générateur de référence tel qu'illustré par la 10 figure 1.

Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les constituants du circuit qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et 15 seront décrits par la suite. En particulier, la constitution d'un convertisseur analogique-numérique n'a pas était détaillée et ne fait pas l'objet de l'invention, celle-ci pouvant être mise en oeuvre avec n'importe quel convertisseur analogiquenumérique connu dans son exemple d'application un capteur numé20 rique de température. De plus, la constitution des amplificateurs opérationnels n'a pas été détaillée, cette constitution étant classique et à la portée de l'homme du métier, l'invention pouvant être mise en oeuvre avec tout type d'amplificateur

opérationnel conventionnel.

Le circuit de génération d'une tension de référence VBG de type à intervalle de bande, illustré par la figure 1, comporte un miroir de courant dans un montage dit de type cascode comprenant deux branches parallèles ayant chacune deux transistors MOS à canal P. Une première branche comprend deux 30 transistors Ml et M3 en série, la source du transistor Ml étant connectée à un rail 1 d'alimentation positive VDD. Les transistors Ml et M3 sont montés en diode, leur grille et drain respectifs étant interconnectés. La deuxième branche comprend deux transistors MOS à canal P M2 et M4 en série entre le rail 35 haut 1 d'alimentation et une borne 2 de sortie du circuit fournissant la tension VBG. Les grilles respectives des transistors M2 et M4 sont connectées aux grilles des transistors Ml et M3 respectivement. Les transistors Ml et M2 sont montés en miroir de même que les transistors M3 et M4, et les transistors Ml à M4 ont tous la même taille. Pour obtenir une tension de référence VBG stable, les courants respectifs Il et I2 dans les deux branches du montage cascode doivent être identiques. Pour obtenir cette identité, on utilise selon l'invention un montage à base de transistors 10 bipolaires connectés en diodes entre la borne 2 et un rail 3 d'alimentation de référence (VSS). Ce montage est constitué de deux branches parallèles entre les bornes 2 et 3. Une première branche comprend une résistance Rl en série avec un transistor bipolaire de type PNP Tl, l'émetteur du transistor Tl étant 15 connecté à la résistance Rl. La deuxième branche comprend le montage en série de deux résistances R2 et R3 et d'un transistor bipolaire de type PNP T2 monté, comme le transistor Tl, en diode, ses base et collecteur étant interconnectés au rail 3 et son émetteur étant connecté à la résistance R3. Les transistors 20 Tl et T2 sont choisis pour avoir des tailles différentes, le

transistor T2 ayant par exemple une surface d'émetteur supérieure à celle du transistor Tl.

Selon l'invention, un amplificateur différentiel 4 est monté en contreréaction entre la borne 2 et le drain 5 du 25 transistor M3. Plus précisément, la sortie de l'amplificateur

opérationnel 4 est connectée au drain 5 du transistor M3 tandis que ses entrées respectivement non-inverseuse et inverseuse sont connectées au point milieu 6 de l'association en série des résistances R2 et R3 et au point milieu 7 de l'association en 30 série de la résistance Rl avec le transistor Tl.

Enfin, les grilles des transistors Ml et M2 reçoivent une tension d'activation VGp, et l'entrée inverseuse de l'amplificateur 4 reçoit une tension d'activation VGN. Les signaux VGp et VOE sont fournis par un circuit qui sera décrit 35 ultérieurement en relation avec la figure 2. Ils servent à activer le générateur représenté en figure 1 en polarisant

convenablement ses transistors.

Le fonctionnement du générateur de tension de la

figure 1 est le suivant.

Comme les transistors Ml et M2 ont la même tension grille-source, leurs potentiels de drain respectifs sont identiques. Les courants Il et I2 qui les traversent sont donc

également les mêmes.

Par ailleurs, comme les résistances Rl et R2 ont la 10 même valeur, la moindre dérive entre les courants I4 et I5

circulant dans les deux branches du montage à transistors bipolaires est compensée, grâce à l'amplificateur opérationnel 4, par une variation du potentiel du noeud 5, ce qui rééquilibre les courants I4 et I5 comme étant exactement à la moitié de la 15 valeur du courant I2.

En première approximation, la symétrie entre les courants I4 et I5 ne dépend que de la dispersion éventuelle

entre les résistances Rl et R2.

On peut donc écrire, en exprimant les courants 20 respectifs traversant les transistors Tl et T2: is * exp VB l = A * Is * exp BE2)C o VBEî et VBE2 désignent les tensions base-émetteur respectives de transistors Tl et T2; q désigne la charge de l'électron; k désigne la constante de Boltzmann; T désigne la température du circuit; Is désigne le courant de saturation des transistors Tl et T2 que l'on suppose identiques; A désigne le rapport de taille entre les transistors 30 T2 et Tl; et n désigne le facteur d'idéalité des transistors que l'on considère comme identique s'agissant de transistors

réalisés sur un même circuit intégré.

De la relation précédente, on peut déduire n * k *T

AVBE = VBEI - VBE2 = ln(A).

q La tension VBG est alors donnée par la relation suivante:

VBG = AVBE Rl + VBE.

R3 Le générateur de tension de référence de la figure 1 est bien stable en température. En effet, la tension VBE1 a, s'agissant d'un transistor de type PNP, un coefficient de température négatif, c'est-à-dire qu'elle diminue quand la température augmente. Par contre, la différence de tension AVBE 10 varie de façon proportionnelle à la température et avec un coefficient positif, c'est-à-dire qu'elle augmente avec la température. Par conséquence, les variations se compensent dans

leur influence sur la tension VBG.

De plus, la tension VBG fournie est stable face à des 15 variations éventuelles de la tension d'alimentation. En effet, elle est indépendante des valeurs des courants circulant dans

les branches du montage.

La figure 2 représente un mode de réalisation d'un circuit 10 d'activation des transistors MOS du miroir cascode de 20 la figure 1 et, plus généralement, des différents montages à

transistors MOS du circuit intégré contenant le générateur de la figure 1. En particulier, l'amplificateur opérationnel 4 du générateur bandgap comporte des transistors qui sont également activés par les signaux VGp et VOE, à la manière d'un circuit 25 classique.

Le circuit 10 comprend un premier étage il de

transistors MOS à canal P et un deuxième étage 12 de transistors MOS à canal N entre les rails hauts 1 et bas 3 d'alimentation.

Les deux étages 11 et 12 reçoivent un même signal EN de commande 30 et fournissent chacun respectivement la tension VGp et VOE

d'activation des transistors du circuit de la figure 1.

L'étage 11 comporte six transistors MOS à canal P 21 à 26 ayant leur source et leur substrat (bulk) connectés à l'alimentation haute VDD. La grille du transistor 24 et le drain du transistor 25 constitue la borne de sortie fournissant le signal VGp du circuit 10. Le drain du transistor 21 est connecté à la grille des transistors 23 et 25. La grille du transistor 21 est connectée à la grille d'un septième transistor MOS à canal P 5 27 monté en série avec le transistor 22, sa source étant connectée au drain et à la grille du transistor 22 monté en diode. Les grilles respectives des transistors 21 et 27 reçoivent le signal EN. Les drains des transistors 23 et 24 sont interconnectés à la grille du transistor 26 et constituent une 10 borne 28 de liaison au deuxième étage 12. Le substrat (bulk) du transistor 27 est relié à l'alimentation haute VDD. Son drain constitue une deuxième borne 29 de connexion au deuxième étage tandis que le drain du transistor 21 constitue une troisième

borne 30 de connexion au deuxième étage.

L'étage 12 des transistors à canal N comporte cinq transistors MOS 31 à 35 dont toutes les sources sont reliées au rail d'alimentation de référence VSS. Les grilles des transistors 31, 32 et 35 sont reliées à la borne d'entrée fournissant le signal EN. Le drain du transistor 31 est relié au drain du 20 transistor 21 (borne 30). Les grilles des transistors 32 et 34

sont interconnectées aux drains des transistors 33 et 32 (donc à la borne 29). Le drain du transistor 34 est relié à la borne 28 tandis que le drain du transistor 35 est relié au drain du transistor 26 de l'étage 11 et constitue la borne de fourniture 25 de la tension de sortie VGN.

Au repos, lorsque les transistors du générateur de la figure 1 n'ont pas à être polarisés, le signal EN est à l'état haut (par exemple, au potentiel VDD). Dans cet état, les transistors 23, 25, 31, 33 et 35 du circuit de la figure 2 sont 30 passants, les transistors 21, 22, 24, 26, 27, 32 et 34 étant bloqués. Il en découle que le signal VGN est à l'état bas (potentiel VsS) tandis que le signal VGp est à l'état haut. Par conséquent, les transistors du miroir de courant de la figure 1

sont bloqués.

Lors d'une activation du circuit par une mise à l'état bas (potentiel voisin de VSS) de l'entrée EN, les transistors 21, 22, 24, 26, 27, 32 et 34 deviennent passant, les transistors 23, 25, 31, 33 et 35 se bloquant. En fait, le potentiel du noeud 5 D22 (drain du transistor 22) initialement déchargé se met à croître. Il en est de même pour le potentiel du noeud 29 dans la mesure o aucun courant ne circule encore dans la branche constituée par les transistors 22, 27 et 32. La mise en conduction du transistor 34 provoque la mise en conduction du 10 transistor 26. Un courant se met à circuler depuis le rail 1 jusqu'au noeud 7 (figure 1). Cela provoque la mise en conduction des transistors montés en miroir de la figure 1. En régime établi, le courant qui circule dans la branche constituée des transistors 22, 27 et 32 est identique au courant dans la 15 branche constituée des transistors 24 et 34 par le montage en miroir des transistors 32 et 34. Ce courant est nettement inférieur au courant I2 (figure 1). Les transistors du montage de la figure 2 sont dimensionnés pour que, dans ce régime établi, le potentiel du noeud 28 soit supérieur à la tension seuil du 20 transistor 26 de façon à arrêter la circulation du courant de démarrage vers le générateur de la figure 1 qui nuirait

autrement au fonctionnement de son miroir de courant.

La figure 3 représente un exemple préféré d'application du circuit de la figure 1 à la génération d'une tension de 25 référence VBG destinée à être utilisée par un circuit 40 d'étalonnage d'un convertisseur analogique-numérique 41 (ADC)

d'un capteur intégré de température d'un circuit.

Selon cet exemple de réalisation préféré, le miroir de courant cascode de la figure 1 est également utilisé pour 30 fournir une tension VTH dépendant de la température interne du circuit et plus précisément, du silicium sur lequel il est intégré. Pour cela, on prévoit une troisième branche constituée de deux transistors MOS à canal P M5 et M6 montés en miroir sur les transistors Ml et M3, les grilles respectives des 35 transistors M5 et M6 étant connectées aux grilles respectives des transistors Ml et M3. La source du transistor M5 est connectée au rail haut 1 d'alimentation tandis que son drain est connecté à la source du transistor M6 dont le drain constitue une borne 42 de fourniture de la tension VTH, connectée par une résistance R4 au rail bas 3 d'alimentation. Comme le courant I3 circulant dans la première branche du montage est égal au courant I2 et que les résistances Rl et R2 sont de même valeur, le courant I5 circulant dans la deuxième branche du montage bipolaire est la moitié du courant I2. On 10 peut donc écrire: 2 AVBE 2 n * k - T 13 =. ln(A) R3 R3 q Par conséquent, la tension VTH peut s'écrire 2 * R4 n * k * T VTH = R4 * I3 2 R * ln(A) R3 q La seule inconnue dans l'équation cidessus est 15 1 'éventuelle erreur sur le rapport R4/R3 par rapport à leurs valeurs nominales. Cette erreur peut être évaluée de la façon suivante: C(R4)

R3) AR4 AR3

R4 R4 R3

R3 La différence entre les pourcentages d'erreur sur les 20 valeurs de R4 et de R3 peut être considérée comme négligeable en supposant que les deux résistances ont la même valeur et la même conception (taille et tracé sur le circuit intégré). L'unique source d'erreur est donc l'éventuelle erreur d'appariement entre

les résistances.

Selon le mode de réalisation de la figure 3, la tension VTH est destinée à être convertie par le convertisseur 41 pour fournir un mot numérique DT représentatif de la température du circuit intégré. Ce mot DT est, par exemple, fourni en entrée de données d'un registre 43 (TR) de stockage de 30 cette température et dont l'entrée d'horloge reçoit un signal EOC indicateur de la fin de conversion, généralement présent sur il tout convertisseur analogique-numérique. La sortie OUT du

registre 43 fournit la température enregistrée.

Le rôle du circuit d'étalonnage 40 est d'amplifier le signal VTH en un signal analogique VAT acceptable en entrée du 5 convertisseur 41 et de fixer deux seuils VRLF et VRHF définissant la plage de conversion du convertisseur, c'est-à-dire une tension analogique VRLF pour laquelle le convertisseur 41 fournit un signal DT ne comprenant que des bits à zéro et une tension analogique VRHF pour laquelle le convertisseur 41 ne 10 fournit que des bits à un. Le seuil inférieur VRLF du convertisseur 41 correspond préférentiellement à la tension de

référence VBG.

Le circuit 40 constitue en quelque sorte une interface analogique pour les entrées du convertisseur 41 de telle sorte 15 que l'entrée basse impédance du convertisseur n'affecte pas la

tension mesurée qui doit rester dépendante de la température.

Les niveaux VRLF et VRHF correspondent aux niveaux respectivement maximum et minimum possibles de la tension analogique VAT fournie au convertisseur, c'est-à-dire B * VTH, o B représente 20 l'amplification opérée sur la tension analogique mesurée.

Dans le mode de réalisation de la figure 3, on suppose que le niveau VBG constitue directement le seuil bas VRLF de conversion du convertisseur 3. Le circuit 40 se contente alors d'adapter l'impédance du niveau de tension VBG, au moyen d'un 25 amplificateur opérationnel 47 monté en suiveur (dont l'entrée inverseuse est rebouclée sur la sortie 48) qui fournit le niveau VRLF et dont l'entrée non-inverseuse reçoit la tension VBG du

circuit de mesure.

Le seuil VRHF est fixé, à partir de la tension VBG, au 30 moyen d'un amplificateur opérationnel 49 dont une entrée inverseuse reçoit le niveau VBG et dont une entrée non-inverseuse est reliée au point milieu 50 d'un pont diviseur résistif constitué de deux résistances R60UT et R6IN en série entre la sortie 51 de l'amplificateur 49 et le potentiel d'alimentation de référence 35 Vss. Les résistances R6IN et R60UT sont des résistances ajus-

tables pour fixer le rapport d'amplification de l'amplificateur 49 et, par voie de conséquence, le niveau maximal haut VRHF de conversion, de façon stable par rapport à la tension VBG. Pour des besoins d'adaptation d'impédance, la sortie 51 de 5 l'amplificateur 49 est reliée en entrée d'un amplificateur opérationnel 52 monté en suiveur qui fournit le seuil VRHF au convertisseur 41, l'entrée inverseuse de l'amplificateur 52 étant reliée à sa sortie 53 tandis que son entrée non-inverseuse

est reliée à la borne 51.

Côté tension VAT, celle-ci est calibrée au moyen d'un amplificateur opérationnel 44 dont l'entrée inverseuse reçoit le niveau analogique VTH mesuré et dont l'entrée non-inverseuse est reliée au point milieu 45 d'un pont diviseur résistif constitué de l'association en série de résistances R50UT et R5IN entre la 15 borne 46 de sortie de l'amplificateur 45 et le potentiel de référence VSS. La borne 46 constitue la borne de sortie du circuit 40 fournissant la tension VAT à convertir par le convertisseur 41. Les résistances R5IN et R50UT fixent le rapport d'amplification B. L'étalonnage du système au moyen du circuit 40 consiste à soumettre le circuit à une température correspondante au seuil minimal (par exemple, 400C) au moyen d'une source froide externe. Les résistances R5IN et R50UT sont alors ajustées pour que le niveau VTH fourni par le circuit 40 25 corresponde au niveau VBG (c'est-à-dire, le niveau VRLF). Cet

ajustement peut être effectué soit en comparant les potentiels analogiques VTH et VRLF, soit en lisant la sortie du convertisseur 41 dont tous les bits doivent être à O lorsque la tension VTH correspond au niveau minimal de l'échelle de 30 conversion.

On soumet ensuite le circuit intégré à une température

correspondant à la température maximale de la plage de conversion (par exemple, +1250C), toujours au moyen d'une source externe. On ajuste ensuite les résistances R6IN et R60UT jusqu'à 35 ce que la tension VRHF soit égale à la tension VTq mesurée.

Comme pour l'étape précédente, on peut soit comparer les niveaux analogiques VTH et VRHF, soit examiner la sortie du convertisseur 41 dont tous les bits doivent être alors à l'état 1.

Pour chacun des amplificateurs 44 et 49, si le niveau 5 de sortie est trop haut par rapport au niveau souhaité, on peut soit augmenter la résistance d'entrée (R5IN, respectivement R6IN) soit diminuer la résistance de réaction (R50UT, respectivement R60UT)f. Si le niveau de sortie est trop bas, on effectue l'opération inverse, c'est-à-dire qu'on diminue la 10 résistance d'entrée ou qu'on augmente la résistance de réaction.

Le convertisseur analogique-numérique utilisé peut être n'importe quel convertisseur classique fournissant une sortie sur un nombre de bits choisi en fonction de la résolution souhaitée par le capteur. Si besoin, les entrées-sorties du 15 convertisseur sont associées à des circuits décaleurs de niveaux (non représentés) pour le cas o les tensions d'alimentation respectives du capteur et du convertisseur ne soient pas

compatibles entre elles.

Un avantage de l'invention est qu'elle permet de 20 réaliser un générateur de référence de tension de type à

intervalle de bande de constitution simple.

Un autre avantage de l'invention est que le générateur proposé se prête particulièrement bien à la génération d'une tension dépendant de la température interne du circuit, que l'on 25 peut alors convertir en un mot numérique. Dans cette application, l'invention présente l'avantage de fournir un capteur

numérique de température entièrement intégré.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme 30 de l'art. En particulier, le choix des dimensions respectives des différents transistors ainsi que des résistances est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus et de l'application, notamment

des plages de fonctionnement souhaitées en température.

Par ailleurs, bien que l'invention ait été décrite plus particulièrement en relation avec un exemple d'application à un capteur numérique de température intégré, celle-ci s'applique plus généralement partout o l'on souhaite disposer 5 d'une tension de référence stable en température et en tension d'alimentation, c'est-à-dire dans tout circuit utilisant une tension de type bandgap. Par exemple, les convertisseurs numériqueanalogique, les boucles à verrouillage de phase (PLL), etc.

Claims (10)

REVENDICATIONS

1. Circuit de génération d'une tension de référence (VBG) de type à intervalle de bande, caractérisé en ce qu'il comporte: un montage miroir de courant de type cascode 5 comprenant, depuis un rail d'alimentation haut (1), au moins deux branches parallèles de transistors MOS à canal P; un montage bipolaire en série avec une desdites branches du montage miroir jusqu'à un rail d'alimentation bas (3), constitué de deux branches parallèles comprenant chacune, 10 en série, un transistor bipolaire (Tl, T2) monté en diode et, respectivement, une résistance (Rl) et deux résistances (R2, R3); et un amplificateur différentiel (4) d'équilibrage des courants dans les deux branches du montage bipolaire, la tension 15 de référence étant fournie par la borne (2) d'interconnexion du

montage miroir avec le montage bipolaire.

2. Circuit selon la revendication 1, caractérisé en ce que ledit montage miroir comporte: une première branche constituée de deux transistors en 20 série (Ml, M3) montés en diode; et une deuxième branche constituée de deux transistors en

série (M2, M4) dont les grilles respectives sont connectées aux grilles respectives des deux transistors de la première branche, la deuxième branche constituant ladite branche en série avec le 25 montage bipolaire.

3. Circuit selon la revendication 2, caractérisé en ce que les entrées respectives (6, 7) de l'amplificateur différentiel (4) sont connectées aux branches respectives du montage bipolaire, sa sortie étant reliée à la borne (5) de la 30 première branche du montage cascode, opposée à la borne

connectée au rail d'alimentation haut (1).

4. Circuit selon la revendication 2 ou 3, caractérisé en ce que les quatre transistors MOS (Ml, M2, M3, M4) du montage

cascode ont des tailles identiques.

5. Circuit selon l'une quelconque des revendications 1

à 4, caractérisé en ce que la résistance (Ri) de la première branche du montage bipolaire est de même valeur qu'une première résistance (R2) de la deuxième branche qui possède une borne 5 commune avec la résistance de la première branche, le transistor bipolaire (T2) connecté en série avec les deux résistances (R2, R3) étant de taille supérieure à l'autre transistor

bipolaire (Tl).

6. Circuit selon l'une quelconque des revendications 1 10 à 5, caractérisé en ce que le montage miroir comporte une

troisième branche constituée de deux transistors MOS à canal P (MS, M6) en série avec une résistance (R4) de conversion courant-tension entre lesdits rails haut (1) et bas (3) d'alimentation, la tension (VTH) aux bornes de ladite résistance 15 de conversion étant directement proportionnelle à la température

interne du circuit intégré.

7. Circuit selon la revendication 6 dans son

rattachement à l'une quelconque des revendications 2 à 4, caractérisé en ce que les grilles respectives de ces deux 20 transistors MOS (M5, M6) de la troisième branche sont connectées

aux grilles respectives des deux transistors MOS (Ml, M3) de la

première branche.

8. Capteur numérique intégré de température, caractérisé en ce qu'il comporte: un circuit de génération d'une tension de référence et d'une tension proportionnelle à la température interne conforme à revendication 6 ou 7; un circuit (40) d'étalonnage exploitant les tensions de référence et proportionnelle à la température, pour fournir 30 deux tensions (VRHF, VRLF) représentatives de seuils haut et bas de conversion, et une tension analogique (VAT) représentant la température courante; et un convertisseur analogique-numérique (41) recevant les trois tensions fournies par le circuit d'étalonnage, et fournissant un mot binaire représentatif de la température

interne du circuit.

9. Capteur selon la revendication 8, caractérisé en ce

que ladite tension (VRLF) représentative du seuil bas de conver5 sion est constituée par la tension de référence (VBG).

10. Capteur selon la revendication 8 ou 9, caractérisé en ce que la sortie du convertisseur analogique-numérique (41) est reliée en entrée d'un registre (43) de mémorisation de la

température numérique.