FR2843232A1 - Procede d'homogeneisation de l'epaisseur d'un depot sur une couche comportant des motifs - Google Patents

Procede d'homogeneisation de l'epaisseur d'un depot sur une couche comportant des motifs Download PDF

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Abstract

L'invention concerne un procédé d'homogénéisation de l'épaisseur d'une couche uniforme (4) déposée sur une couche d'un matériau gravée selon des motifs fonctionnels (3), consistant à remplir les zones vides de motifs fictifs (6), dans lequel on connaît une fonction permettant de calculer pour une répartition donnée des motifs fonctionnels et des motifs fictifs la variation d'épaisseur de la couche homogène. Ce procédé comprend les étapes suivantes :déterminer une distance de garde (g) supérieure à la distance minimale possible entre motifs ;calculer la variation d'épaisseur qui serait obtenue si des motifs fictifs sont placés à l'intérieur d'une région définie par la dimension de la zone vide réduite de ladite distance de garde ; etsi la variation d'épaisseur calculée est satisfaisante, adopter la distribution de motifs fictifs choisie, sinon répéter itérativement le processus avec une distance de garde réduite (g').

Description

PROC DE D'HOMOGENEISATION DE L'EPAISSEUR D'UN D PÈT SUR UNE
COUCHE COMPORTANT DES MOTIFS
La présente invention concerne un procédé d'homogénéisation de l'épaisseur d'une couche uniforme déposée sur une couche d'un matériau gravée selon des motifs fonctionnels de sorte qu'il existe des zones o ce matériau est présent de façon dense et des zones vides. La présente invention s'applique plus particulièrement à la fabrication de niveaux de métallisation multiples sur des circuits intégrés et sera décrite dans ce cadre. On comprendra toutefois qu'elle peut s'appliquer à d'autres domaines dans lesquels on veut déposer une couche à surface supérieure plane
sur une couche sous-jacente irrégulière.
La figure 1 représente un substrat 1, par exemple un substrat de silicium sur lequel on a déjà déposé un certain nombre de niveaux de métallisation et de couches isolantes, et comprenant sur sa surface supérieure une couche isolante 2 sur laquelle est formée une couche conductrice, par exemple métallique, dans laquelle sont délimités des motifs de métallisation 3. Certains de ces motifs sont connectés par des vias non représentés à des métallisations sous-jacentes. Ces motifs de métallisation, destinés pour l'essentiel à assurer des connexions ou à constituer des éléments de composants passifs, seront appelés ci-après motifs fonctionnels. Une fois la couche métallique déposée et gravée, on dépose une nouvelle couche isolante 4, couramment de l'oxyde de silicium, sur laquelle on
souhaitera déposer un niveau de métallisation suivant.
En raison du caractère irrégulier des motifs fonctionnels formés dans la couche métallique 3, la couche 4 aura une surface supérieure irrégulière. Divers procédés sont connus dans la technique pour aplanir cette couche, l'un des procédés les plus couramment utilisés actuellement étant une gravure physico10 chimique. Toutefois, quand l'irrégularité des motifs de métallisation 3 est trop grande, même après une étape de planarisation, la surface supérieure de la couche isolante 4 ne peut devenir parfaitement plane, ce qui constitue un inconvénient important pour la réalisation des étapes suivantes de dépôt de résine, masquage et photolithographie. Il existe en outre alors un
risque de dégradation des motifs fonctionnels.
Pour pallier cet inconvénient, on a proposé, avant de déposer la couche isolante 4, de graver la couche conductrice 3, d'une part, de la façon souhaitée pour former les motifs fonctionnels désirés, d'autre part, pour y insérer des motifs fictifs (couramment désignés dans la technique par le terme anglo-saxon "dummyy") 6. Les positions de ces motifs fictifs, ou de remplissage, doivent être mémorisées dans la mémoire de
définition du masque de gravure de la couche conductrice 3.
Selon un premier procédé classique, tel qu'illustré en figure 2A en vue en coupe et en figure 2B en vue de dessus, dès que la distance entre deux motifs fonctionnels laisse la place pour insérer un motif élémentaire, généralement de forme carrée, compatible avec les règles de dimension et d'écartement (règles de dessin) fixées par la technologie de photolithographie concernée, au moins un motif fictif est inséré entre deux motifs
fonctionnels. En figure 2A, les motifs fictifs 6 sont hachurés.
On conçoit que, une fois qu'un tel remplissage est effectué, la couche supérieure isolante 4 qui sera déposée sera relativement plane et pourra devenir parfaitement plane après polissage physico-chimique. Ainsi, de la façon la plus courante, on réalise ce remplissage de façon systématique, chaque carré de remplissage ayant les dimensions minimales compatibles avec les règles de dessin du circuit intégré considéré et la distance entre deux motifs élémentaires ajoutés correspondant également à l'écartement minimal compatible avec les règles de dessin du
circuit intégré considéré.
Ce procédé, basé sur les règles de dessins, présente l'avantage d'être simple et donc que les positions des motifs fictifs sont rapides à calculer. Il présente toutefois des inconvénients à savoir que tous les motifs fictifs élémentaires insérés ne sont pas nécessaires à l'aplanissement. Ces motifs pourraient en fait être un peu moins nombreux ou un peu plus écartés. Ceci signifie que l'on a inséré des motifs inutiles ce qui entraîne une augmentation de la dimension de la mémoire utilisée pour la réalisation du masque incluant les motifs fonctionnels et les motifs fictifs. Un autre inconvénient est que ces motifs fictifs rajoutés présentent des effets parasites indésirables, notamment par création de capacités parasites latérales entre les motifs fictifs d'un niveau et les motifs fonctionnels du même niveau et de capacités parasites verticales entre les motifs fictifs d'un niveau et les motifs fonctionnels
ou fictifs des niveaux conducteurs adjacents.
Pour éviter une partie de ces inconvénients, il est connu de procéder à partir d'un modèle, c'est-à-dire d'une fonction donnant la variation d'épaisseur e(x,y) de la couche 4
en fonction de la densité D(x,y) des motifs de métallisation.
Ainsi, une fois le dessin du masque fonctionnel de la couche 3 réalisé, on trace, comme le représente la figure 3, la courbe D de densité en fonction de la position des motifs (cette courbe n'est représentée que dans une dimension pour la simplicité mais on comprendra qu'elle est en fait tracée dans un modèle bidimensionnel). On réalise un lissage de cette courbe, par exemple en calculant successivement la transformée de Fourier discrète (DCT(D)) et la transformée de Fourier discrète inverse de la
courbe de densité.
Les fabricants de circuits intégrés connaissent généralement, au moins expérimentalement, la fonction donnant la variation d'épaisseur en fonction de la courbe de densité. Cette courbe est désignée par la référence e(x,y) en figure 4. Si l'on est prêt à accepter une variation d'épaisseur Se sur la couche finale, on comprendra qu'il suffit d'insérer des motifs fictifs aux endroits représentés par des hachures et désignés par la référence 7 en figure 4. On insère alors dans ces seules zones 7 des motifs fictifs 6. En outre, on supprime éventuellement un
certain nombre de motifs fictifs excédentaires.
Cette approche permet de réduire le nombre d'éléments fictifs et donc de réduire le nombre de points à mémoriser dans le masque encore que cette réduction ne soit qu'apparente, puisque, les positions des motifs n'étant pas régulières, il est plus compliqué de les mémoriser. On obtient aussi une réduction des capacités parasites, mais les éléments fictifs risquent toujours d'être près d'un élément fonctionnel, du même niveau ou d'un niveau supérieur ou inférieur et ce problème n'est pas résolu. Ainsi, un objet de la présente invention est de prévoir un procédé de remplissage par des éléments fictifs d'un niveau conducteur o il existe des éléments fonctionnels irrégu25 lièrement répartis, ce procédé permettant de réduire les capacités parasites avec les éléments du même niveau, selon un premier aspect de l'invention, et également avec des éléments d'un autre
niveau, selon un deuxième aspect de la présente invention.
Pour atteindre cet objet, la présente invention pré30 voit un procédé d'homogénéisation de l'épaisseur d'une couche uniforme déposée sur une couche d'un matériau gravée selon des motifs fonctionnels de sorte qu'il existe des zones o ce matériau est présent de façon dense et des zones vides, consistant à remplir les zones vides de motifs fictifs de dimensions prédé35 terminées, dans lequel on connaît une fonction permettant de calculer pour une répartition donnée des motifs fonctionnels et des motifs fictifs quelle sera la variation d'épaisseur de la couche homogène. Ce procédé comprend, pour chaque zone vide, les étapes consistant à déterminer une distance de garde nettement supérieure à la distance minimale possible entre motifs; calculer la variation d'épaisseur qui serait obtenue si des motifs fictifs sont placés à l'intérieur d'une région définie par la dimension de la zone vide réduite de ladite distance de garde et si la variation d'épaisseur calculée est satisfaisante, adopter la distribution de motifs fictifs choisie, sinon répéter
itérativement le processus avec une distance de garde réduite.
Selon un mode de réalisation de la présente invention, les zones vides sont définies en tenant compte du niveau du matériau considéré et de la projection de motifs du matériau à
un niveau supérieur et/ou inférieur.
Selon un mode de réalisation de la présente invention, le placement des motifs fictifs est effectué en utilisant des
règles d'écartement prédéterminées.
Selon un mode de réalisation de la présente invention, le placement des motifs fictifs est effectué en utilisant un calcul d'optimisation basé sur la fonction de répartition d'épaisseur. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans
la description suivante de modes de réalisation particuliers
faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 illustre le problème que la présente invention vise à résoudre; la figure 2A représente en coupe et la figure 2B en vue de dessus un exemple de solution selon l'état de la technique au problème posé; la figure 3 représente une courbe de variation de densité de motifs; la figure 4 représente une courbe de variation d'épaisseur de couche; les figures 5A et 5B représentent deux étapes successives d'un premier mode de mise en oeuvre du procédé selon la présente invention; et les figures 6A et 6B représentent deux étapes successives d'un deuxième mode de mise en oeuvre du procédé selon la
présente invention.
La figure 5A représente une vue de dessus d'un exemple de portion d'un circuit intégré dans laquelle sont présentes des régions fonctionnelles 3 d'un niveau de métallisation 3. La
surface de cette portion est divisée en fenêtres 10, 11, 12, 13.
Selon l'invention, on définit une distance de garde g entre un motif fictif et un motif fonctionnel, cette distance de garde g étant nettement supérieure à la distance minimale prédéterminée (minimum de règle de dessin) entre motifs élémentaires dans la technologie considérée pour le niveau de métallisation 3. On procède alors à un remplissage de chaque fenêtre par un nombre maximum d'éléments fictifs 6 tels que leur distance aux limites de la fenêtre et aux éléments fonctionnels contenus dans
cette fenêtre soit supérieure ou égale à la distance de garde g.
On voit que cela conduit à placer une rangée verticale de motifs fictifs dans la fenêtre 10, un carré de motifs fictifs dans la fenêtre 12, une rangée horizontale de motifs fictifs dans la fenêtre 13, et aucun motif fictif dans la fenêtre 11, puisque, dans la fenêtre 11, les distances entre éléments fonctionnels ou entre un élément fonctionnel et une limite de fenêtre en regard
ne sont pas supérieures à 2g.
Une fois ce premier remplissage déterminé, on calcule par le procédé expliqué en relation avec les figures 3 et 4, la variation d'épaisseur qui serait obtenue dans la couche 4 si on
insérait les motifs fictifs représentés en figure 5A.
Si ce calcul de variation d'épaisseur donne une valeur
satisfaisante, on arrête là le processus.
Si par contre le calcul montre par exemple que la variation d'épaisseur est satisfaisante dans les fenêtres 10 et 12, mais est excessive dans les fenêtres 11 et 13, alors, on définit pour ces fenêtres 11 et 13 une nouvelle distance de garde g' inférieure à g et l'on effectue un nouveau remplissage. Ceci amène à effectuer par exemple le remplissage coudé illustré dans la fenêtre 11 et à effectuer un remplissage de trois rangées dans la fenêtre 13. On comprendra que ceci n'est qu'un exemple et que l'on aurait pu passer dans la fenêtre 13 d'un remplissage à une rangée centrée à un remplissage à deux rangées centrées. En effet, pour l'instant aucun élément matériel n'a été réalisé et on a seulement effectué des calculs de simulation
des éléments à mémoriser dans une mémoire de masque.
Une fois ce deuxième remplissage déterminé, on calcule à nouveau la variation d'épaisseur qui serait obtenue dans la couche 4 si on insérait les motifs représentés en figure 5B et on répète ou non le processus de modification de distance de
garde selon le résultat obtenu.
Un avantage important de la présente invention est qu'elle permet de tenir compte des niveaux adjacents. Ceci est illustré en relation avec les figures 6A et 6B. En figure 6A, on a représenté les mêmes éléments qu'en figure 5A plus une colonne hachurée 15 qui correspond à une ligne de métallisation formée sur un niveau supérieur ou inférieur au niveau considéré. Pour réduire les capacités parasites, on veut éviter que des éléments
fictifs soient disposés en regard de cette colonne.
Alors, on traite chacune des fenêtres 11 et 13 comme si elle était divisée en deux sous-fenêtres llA-llB et 13A-13B de part et d'autre de la ligne 15. On procède alors au remplis30 sage de chaque sous-fenêtre en plusieurs étapes, comme cela est illustré en figures 6A et 6B. Une étape de calcul et de vérification étant effectuée entre les étapes illustrées en figures 6A et GB. Un avantage du procédé décrit précédemment et qu'il est particulièrement simple et que, à l'intérieur d'une fenêtre, les éléments fictifs insérés sont régulièrement répartis, ce qui permet de prévoir des moyens de mémorisation groupés permettant
d'économiser de l'espace mémoire.
Au lieu d'effectuer un remplissage systématique d'éléments fictifs ayant la taille et l'écartement standard prévu par les règles de dessin de la technologie considérée, on pourra effectuer des études préalables ou postérieures pour optimiser la répartition des éléments fictifs à l'intérieur de chaque fenêtre et dans l'ensemble du circuit de façon à réduire encore le nombre de ces éléments fictifs. On pourra par exemple choisir l'écartement ou pas maximum entre les motifs fictifs
pour rester à un seuil de variation d'épaisseur Ae acceptable.

Claims (4)

REVENDICATIONS
1. Procédé d'homogénéisation de l'épaisseur d'une couche uniforme (4) déposée sur une couche d'un matériau gravée selon des motifs fonctionnels (3) de sorte qu'il existe des zones o ce matériau est présent de façon dense et des zones vides, consistant à remplir les zones vides de motifs fictifs (6) de dimensions prédéterminées, dans lequel on connaît une fonction permettant de calculer pour une répartition donnée (D(xy)> des motifs fonctionnels et des motifs fictifs quelle sera la variation d'épaisseur (e(x,y)) de la couche homogène, comprenant, pour chaque zone vide, les étapes suivantes: déterminer une distance de garde (g) supérieure à la distance minimale possible entre motifs; calculer la variation d'épaisseur qui serait obtenue si des motifs fictifs sont placés à l'intérieur d'une région définie par la dimension de la zone vide réduite de ladite distance de garde; et si la variation d'épaisseur calculée est satisfaisante, adopter la distribution de motifs fictifs choisie, sinon répéter itérativement le processus avec une distance de garde
réduite (gl).
2. Procédé selon la revendication 1, dans lequel les zones vides sont définies en tenant compte du niveau du matériau considéré et de la projection (15) de motifs du matériau à un
niveau supérieur et/ou inférieur.
3. Procédé selon la revendication 1, dans lequel le placement des motifs fictifs est effectué en utilisant des
règles d'écartement prédéterminées.
4. Procédé selon la revendication 1, dans lequel le placement des motifs fictifs est effectué en utilisant un calcul
d'optimisation basé sur la fonction de répartition d'épaisseur.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070210453A1 (en) * 2006-03-13 2007-09-13 Texas Instruments Inc. Dummy-fill-structure placement for improved device feature location and access for integrated circuit failure analysis
US9436787B2 (en) * 2014-04-14 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an integrated circuit with optimized pattern density uniformity
US9640438B2 (en) * 2014-12-30 2017-05-02 Globalfoundries Singapore Pte. Ltd. Integrated circuits with inactive gates and methods of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923563A (en) * 1996-12-20 1999-07-13 International Business Machines Corporation Variable density fill shape generation
US6054362A (en) * 1998-05-26 2000-04-25 United Microelectronics Corp. Method of patterning dummy layer
US6253362B1 (en) * 1997-10-22 2001-06-26 Kabushiki Kaisha Toshiba Method of designing dummy wiring
GB2364598A (en) * 2000-01-18 2002-01-30 Lucent Technologies Inc Method for making an interconnect layout and a semiconductor device including an interconnect layout
US6396158B1 (en) * 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923563A (en) * 1996-12-20 1999-07-13 International Business Machines Corporation Variable density fill shape generation
US6253362B1 (en) * 1997-10-22 2001-06-26 Kabushiki Kaisha Toshiba Method of designing dummy wiring
US6054362A (en) * 1998-05-26 2000-04-25 United Microelectronics Corp. Method of patterning dummy layer
US6396158B1 (en) * 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
GB2364598A (en) * 2000-01-18 2002-01-30 Lucent Technologies Inc Method for making an interconnect layout and a semiconductor device including an interconnect layout

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YOO-HYON KIM ET AL: "CHAMPS (chemical-mechanical planarization simulator)", 2000 INTERNATIONAL CONFERENCE ON SIMULATION SEMICONDUCTOR PROCESSES AND DEVICES (CAT. NO.00TH8502), 2000 INTERNATIONAL CONFERENCE ON SIMULATION OF SEMICONDUCTOR PROCESSES AND DEVICES, SEATTLE, WA, USA, 6-8 SEPT. 2000, 2000, Piscataway, NJ, USA, IEEE, USA, pages 123 - 126, XP002240847, ISBN: 0-7803-6279-9 *

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