FR2819100A1 - Procede d'empilage de circuits integres - Google Patents

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Abstract

L'invention concerne un procédé d'empilage d'un composant (6) (circuit intégré de petites dimensions) sur un circuit intégré de grandes dimensions (10). Selon ce procédé, la face du composant (6) opposée à la face portant ses plots de connexion est collée à la face du circuit intégré (10) qui porte des plots de connexion. Les deux types de circuits ont ainsi leurs faces portant leurs plots de connexion accessibles d'un même côté de l'empilement réalisé.Applications : Empilement de composants de types différents, par exemple MMIC sur ASIC.

Description

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PROCEDE D'EMPILAGE DE CIRCUITS INTEGRES L'invention concerne un procédé d'empilage de circuits intégrés. Elle est applicable notamment dans le cas où l'on utilise des circuits intégrés de grandes dimensions auxquelles on veut adjoindre des fonctions réalisées par des composants d'une technologie différente tels que des circuits intégrés d'un autre type, des condensateurs, etc. Plus particulièrement, elle est applicable lorsqu'on veut associer des circuits intégrés de dimensions différentes et de technologies différentes, par exemple des circuits silicium et des circuits AsGa.
Par exemple dans le cas de circuits dits ASIC (Application-Specific Integrated Circuit), ces circuits sont de grandes dimensions et on peut avoir besoin de connecter à de tels circuits ASIC des circuits AsGa de plus petites dimensions tels que des circuits MMIC (Monolithic Microwave Integrated Circuit).
L'invention concerne donc un procédé d'empilage de circuits intégrés de petites dimensions sur des circuits intégrés de plus grandes dimensions.
L'invention concerne donc un procédé d'empilage de circuits intégrés caractérisé en ce qu'il comporte les étapes suivantes : - Dépôt d'au moins une première couche fine d'un matériau polymère sur la surface d'un premier circuit intégré de grandes dimensions ; - Dépôt d'une deuxième couche épaisse d'un matériau polymère sur la surface de la première couche fine de matériau polymère ; - Réalisation d'au moins une cavité dans la deuxième couche épaisse de matériau polymère ; - Mise en place et collage dans la cavité d'un circuit intégré de petites dimensions avec sa face opposée à la face portant des plots de connexion en contact avec la première couche de matériau polymère ; - Dépôt d'une troisième couche de matériau de matériau polymère sur l'ensemble ; - Réalisation de trous traversant tout ou partie des trois couches de matériau polymère pour atteindre les plots de connexion du
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premier circuit intégré et de trous traversant la troisième couche de matériau polymère pour atteindre les plots de connexion du deuxième circuit intégré ; - Métallisation des trous et réalisation de connexion électrique.
Les différents objets et caractéristiques de l'invention apparaîtront plus clairement dans la description qui va suivre faite à titre d'exemple en se reportant aux figures annexées qui représentent : - les figures 1 à 4d, les différentes étapes du procédé selon l'invention permettant d'empiler un ou plusieurs circuits intégrés de petites dimensions sur des circuits intégrés de grandes dimensions et permettant également de réaliser les connexions électriques nécessaires ; - la figure 5, un exemple de réalisation d'un empilement de circuits selon l'invention ; - les figures 6 et 7, un exemple de réalisation de la couche d'isolant recouvrant la face supérieure de l'ensemble de composants ; - les figures 8 à 10, une variante du procédé de l'invention.
La figure 1 représente une plaquette de substrat 1 par exemple en silicium d'environ 4 à 5 pouces de diamètres (wafer). Dans cette plaquette ont été réalisés différents circuits intégrés tels que par exemple des circuits ASIC ayant environ chacun 1cm2 de surface. Sur la face supérieure des circuits réalisés dans le substrat 1 ont été réalisées une ou plusieurs couches de matériaux isolants 2 et 2'et des réseaux de connexion (appelés niveaux de routage). Ensuite, selon l'exemple de la figure 2, on réalise sur l'ensemble de la plaquette d'ASIC une couche mince de matériaux polymères 3.
Cependant, cette couche 3 n'est pas obligatoire.
Au cours de l'étape suivante on recouvre l'ensemble de tous les circuits par une couche épaisse 4 d'un matériau polymère (figure 3).
On va maintenant procéder à l'empilement de circuits intégrés de petites dimensions, par exemple, des circuits AsGa de type MMIC sur un circuit ASIC. Ce procédé va être décrit en se reportant aux figures 4a à 4d.
Comme cela est représenté en figure 4a, on réalise tout d'abord dans la couche 4 de matériaux polymères une cavité 5 jusqu'à atteindre la
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couche 3 de matériau polymère. Cette cavité est réalisée par tout procédé adapté tel qu'une attaque laser.
Ensuite comme cela est représenté en figure 4b, un circuit intégré tel que un MMIC est placé à l'intérieur de la cavité 5 avec une couche de colle ou de brasure située entre ce circuit et la couche 3 de polymère. Le circuit 6 est ainsi collé dans la cavité sur le circuit ASIC.
On notera que le circuit 6 est placé dans la cavité de telle façon que c'est la face ne portant pas les plots de connexion de ce circuit qui est collée à l'intérieur de la cavité. Les plots de connexion se trouvent alors sur la partie supérieure du circuit 6. Le collage est réalisé par tout procédé connu dans la technique et notamment le collage peut être réalisé par brasure du circuit 6 sur la couche de polymère 3.
De préférence l'épaisseur du circuit 6 et de la colle 7 correspond sensiblement à l'épaisseur de la couche de polymère épaisse 4.
De cette façon la partie supérieure du circuit 6 est en principe au même niveau que la face supérieure de la couche de polymère 4.
Selon la figure 4c on réalise sur l'ensemble, le dépôt d'une couche polymère 8 qui vient ainsi enfermer le circuit intégré 6 dans la cavité.
Enfin comme cela est représenté en figure 4d, on réalise des trous métallisés 31 dans la couche de polymère 8 permettant d'atteindre les plots de connexion du circuit intégré 6 ainsi que des trous métallisés 51 traversant la couche de polymère 8 et la couche de polymère 4 permettant d'atteindre des plages de connexions du circuit 1.
Ces différents trous sont métallisés et des circuits de connexion sont réalisés à la surface supérieure de la couche de polymère 8.
La figure 5 représente un empilement de circuits réalisés selon l'invention comme on peut le voir sur la figure 5 il est également possible de réaliser des connexions sur le circuit ASIC avant de réaliser la couche de polymère 4. Il est également possible de réaliser des connexions multiniveaux dans la couche de polymère 4.
On notera que les différents matériaux polymères utilisés peuvent être de même nature.
Les figures 6 et 7 concernent un procédé de réalisation de la couche de polymère 8.
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Dans ce qui précède on a expliqué qu'une cavité 5 a été réalisée dans la couche de polymère 4 et que le composant 6 a été collé dans cette cavité, il est évident que le composant 6 est de plus petites dimensions que la cavité 5, il peut donc exister un vide entre les parois du composant 6 et les parois de la cavité 5. Pour éviter que des impuretés ou des gaz restent dans ce vide, on a intérêt que le matériau polymère 8 déposé remplisse autant que possible ce vide. Dans ces conditions selon l'invention le procédé de dépôt de la couche de polymère 8 est le suivant.
- on utilise un matériau polymère liquide (par exemple résine époxy 353 ND épotek) déposé à la tournette sur la surface du circuit 6 et du polymère 4. Ce dépôt est réalisé à la tournette à une température de 60 C environ.
Ensuite, l'ensemble est dégazé sous vide puis est enfermé dans un sachet sous vide (1 bar), et est placé à 900 sur une plaque chauffante ou dans une enceinte chauffante.
Ensuite un outil plat non tranchant est frotté à la surface supérieure pour éliminer le matériau polymère en excédent. Une cuisson à 900 pendant environ 15 à 30 mn est ensuite effectuée, puis on réalise la couche d'isolant 8 et les connexions tel que cela a été décrit précédemment. Dans la plaquette de la figure 1 contenant des circuits ASIC, on a empilé et connecté des circuits 6 tels que des circuits MMIC. On procède alors à la découpe de la plaquette 1 pour obtenir différents circuits individuels comportant chacun au moins un circuit MMIC superposé à un circuit ASIC.
Selon une variante de réalisation, la découpe de la plaquette de substrat 1 se fait juste après la réalisation de la couche d'isolant 3. Comme représenté en figure 8, on procède à la découpe de différents circuits ASIC tel que le circuit 10.
Ensuite les différents circuits 10 sont placés dans les ouvertures 12 d'une grille de positionnement 14 permettant de positionner les différents circuits 10 les uns par rapport aux autres (figure 9).
Il est possible de prévoir sous chaque circuit 10 une ou plusieurs cales en matériau déformable pour permettre le réglage en hauteur de chaque circuit 10. Il est également possible de prévoir des cales entre les parois de chaque circuit 10 et les parois de l'ouverture 12.
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Au cours de l'étape suivante on recouvre l'ensemble de tous les circuits par une couche épaisse 4 d'un matériau polymère (figure 10).
On procède ensuite à l'empilement de circuits de petites dimensions (MMIC) sur les circuits 10 possédant des dimensions plus grandes. On reproduit ici le procédé d'empilement décrit précédemment.
Dans l'exemple de réalisation de la figure 5, on a représenté un circuit MMIC sur un circuit ASIC mais on peut également avoir plusieurs MMIC sur un circuit ASIC, voire même des circuits MMIC et d'autres composants sur un circuit ASIC.

Claims (12)

REVENDICATIONS
1. Procédé d'empilage de circuits intégrés caractérisé en ce qu'il comporte les étapes suivantes : - Dépôt d'au moins une première couche fine d'un matériau polymère (2,2', 3) sur la surface d'un premier circuit intégré de grandes dimensions ; - Dépôt d'une deuxième couche épaisse d'un matériau polymère (4) sur la surface de la première couche fine de matériau polymère ; - Réalisation d'au moins une cavité (5) dans la deuxième couche épaisse de matériau polymère (4) ; - Mise en place et collage dans la cavité (5) d'un composant de plus petites dimensions (6) avec sa face opposée à la face portant des plots de connexion en contact avec la première couche de matériau polymère (3) ; - Dépôt d'une troisième couche de matériau de matériau polymère (8) sur l'ensemble ; - Réalisation de trous (9) traversant tout ou partie des trois couches de matériau polymère (3,4, 8) pour atteindre les plots de connexion du premier circuit intégré et de trous traversant la troisième couche de matériau polymère pour atteindre les plots de connexion du deuxième circuit intégré ; - Métallisation des trous et réalisation de connexion électrique.
2. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que les composants de petites dimensions (6) sont des circuits intégrés de plus petites dimensions que celles du premier circuit intégré.
3. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que les différentes étapes sont réalisées sur une plaquette (1) comportant plusieurs circuits intégrés de grandes dimensions de façon à empiler sur chacun de ces circuits, un ou plusieurs circuits intégrés de petites dimensions et en ce qu'après métallisation des trous, la plaquette est découpée en circuits individuels.
4. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que la première couche fine de matériau polymère (3)
<Desc/Clms Page number 7>
est réalisée sur la surface portant les plots de connexion d'une plaquette (1) de circuits intégrés, ensuite différents circuits de grandes dimensions (6) sont découpés dans la plaquette (1) puis sont placés dans une grille de positionnement (14), la deuxième couche épaisse de matériau polymère étant alors déposée sur chaque circuit intégré de grandes dimensions.
5. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que les différentes couches de matériaux polymères sont réalisées à l'aide d'un même matériau polymère.
6. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que le circuit intégré de grandes dimensions comporte différents niveaux de connexion et en ce qu'au moins une fine couche de polymère (3) est réalisée sur ces différents niveaux de connexion.
7. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que le circuit intégré de petites dimensions (6) est collé ou brasé aux circuits intégrés de grandes dimensions à l'aide d'un matériau de collage ou de brasage (7).
8. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que la somme des épaisseurs du composant et de la colle est sensiblement égale à l'épaisseur de la deuxième couche de polymère (4).
9. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que la deuxième couche de matériau de polymère (4) sert de cale de façon que la surface supérieure du composant (6) affleure la face supérieure de la couche de matériau polymère (4).
10. Procédé d'empilage de circuits intégrés selon la revendication 1, caractérisé en ce que la troisième couche de polymère (8) est déposée en phase liquide et sous vide.
11. Procédé d'empilage de circuits intégrés selon la revendication 9, caractérisé en ce que l'ensemble est placé sous vide dans un sac et qu'un outil plat permet d'exercer une pression sur la couche de polymère de façon à ce que cette couche de polymère pénètre entre les parois de la cavité (5) et le circuit intégré (6).
12. Empilement de circuits intégrés, caractérisé en ce qu'il comporte :
<Desc/Clms Page number 8>
un premier circuit intégré (10) d'un premier type de technologie et de grandes dimensions portant sur ses faces (15) au moins une couche d'isolant (2,2', 3) sur laquelle sont prévus des circuits de connexion, au moins un deuxième circuit intégré (6) d'un deuxième type de technologie et de plus petites dimensions collé par sa face opposée à celle portant ses connexions, à la couche d'isolant (3) du premier circuit intégré, ce deuxième circuit intégré étant encastré dans une couche de matériau polymère (4) dont la face supérieure affleure la face supérieure du deuxième circuit intégré, au moins une couche de matériau isolant (8) réalisée sur la face supérieure de la couche de matériau polymère (4) et sur la face supérieure du deuxième circuit intégré (6), des circuits de connexion réalisés sur la face supérieure de la couche de matériau isolant (8) et des éléments de connexion (31,51) traversant la couche d'isolant (8) et/ou la couche de matériau polymère (4) connectant lesdits circuits de connexion à des plages de connexions des premier et deuxième circuits intégrés.
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