FR2817982A1 - Circuit memoire a redondance partagee - Google Patents

Abstract

L'invention concerne une mémoire en circuit intégré comportant au moins deux bancs (B) pourvus chacun d'une matrice d'éléments de mémorisation ayant au moins une colonne de redondance et associés chacun à des amplificateurs de lecture qui lui sont propres, une rangée (10) de circuits tampons d'entrée/ sortie commune aux bancs mémoire et, pour chaque banc mémoire, un circuit (20) d'affectation de la colonne de redondance à une ligne (IOLi) d'entrée/ sortie reliée à un desdits tampons, l'affectation pouvant s'effectuer, pour une ligne de rang courant, vers les colonnes de rang précédent et vers les colonnes de rang suivant.

Description

<Desc/Clms Page number 1>

CIRCUIT MÉMOIRE À REDONDANCE PARTAGÉE

La présente invention concerne les mémoires réalisées en circuit intégré et pourvues d'éléments de redondance.

Le rôle des éléments de redondance est d'accroître le rendement de fabrication des mémoires en circuit intégré en remplaçant fonctionnellement un élément défectueux par un élément de redondance. Une mémoire en circuit intégré est généralement réalisée sous la forme d'un ou plusieurs réseaux matriciels de cellules de stockage d'un bit d'information. L'élément de redondance est généralement une rangée ou une colonne de cellules supplémentaires.

Pour simplifier la présente description, on se référera, par convention arbitraire, à une mémoire dont le ou les éléments de redondance sont des colonnes.

L'invention concerne plus particulièrement les mémoires en circuit intégré constituées de plusieurs réseaux matriciels pourvus d'amplificateurs de lecture des cellules mémoire de chaque réseau et partageant des circuits d'entrée/sortie communs.

La figure 1 représente, de façon très schématique et simplifiée, un exemple classique d'architecture de circuit mémoire auquel s'applique la présente invention.

Dans l'exemple de la figure 1, la mémoire est divisée en p bancs ou réseaux matriciels B1 Bk, Bp-,, Bp de cellules

<Desc/Clms Page number 2>

mémoire comprenant chacun une rangée d'amplificateurs de lecture SA1, SAp-1, SAp. Chaque banc de cellules mémoire comporte un nombre de colonnes correspondant généralement au nombre n de bits d'un mot mémoire, plus au moins une colonne de redondance destinée à remplacer une colonne dans laquelle se trouve un élément défectueux. Dans l'exemple de la figure 1, les rangées d'amplificateurs de lecture sont disposées entre deux demi-bancs de cellules mémoire. Il s'agit là d'un exemple et l'invention s'applique également au cas où les rangées d'amplificateurs de lecture sont disposées aux extrémités des bancs de cellules mémoire.

Les amplificateurs des différents bancs sont reliés, par colonne, au moyen de lignes d'entrée/sortie IOL (I/O lines) destinées à véhiculer les signaux des amplificateurs de lecture jusqu'à des éléments 10 d'entrée/sortie de la mémoire. Ces éléments sont généralement appelés des tampons d'entrée/sortie (I/O buffers) et sont d'un nombre n correspondant au nombre de colonnes de la mémoire (sans colonne de redondance). Pour organiser la redondance, les lignes d'entrée/sortie sont interrompues entre la rangée 10 et le premier banc B1 par une rangée 5 de commutateurs ou équivalents. Cette rangée 5 comporte des moyens permettant, en présence d'un élément mémoire défectueux dans la colonne correspondant à un tampon, de décaler successivement la colonne de cellules mémoire utilisée en relation avec ce tampon d'entrée/sortie et

les suivants. En partie gauche de la figure 1, on a supposé la présence d'un défaut di dans une colonne i. Les deux sorties (directe et complémentaire) du tampon d'entrée/sortie côté cellules mémoire de la colonne i-1 sont reliées, par les moyens de commutation 5, à la ligne IOL1. Pour simplifier, on fait référence à une ligne IOL bien qu'il s'agisse en fait de deux conducteurs. Les sorties côté mémoire, du tampon d'entrée/sortie associé à la colonne i, sont par contre connectées, par les moyens 5, à la ligne IOLji. Le décalage opéré par le circuit 5 se poursuit jusqu'au dernier tampon d'entrée/sortie n qui est connecté à la ligne IOLn+1 correspondant à la colonne de redondance. La rangée 10 de tampons d'entrée/sortie comprend n tampons

<Desc/Clms Page number 3>

alors que les matrices de cellules mémoire, de même que les rangées d'amplificateurs de lecture, comprennent n+1 colonnes.

Dans une architecture mémoire telle qu'illustrée par la figure 1, la redondance sert non seulement à isoler une colonne d'éléments mémoire défectueux mais également, compte tenu de l'imbrication des amplificateurs de lecture entre les matrices, à isoler l'amplificateur de la colonne défectueuse. Cela constitue une amélioration sensible par rapport aux systèmes à redondance encore antérieurs où les amplificateurs de lecture ne pouvaient être réparés par des éléments de redondance.

La contrainte d'une telle réparation est de prévoir une invalidation des amplificateurs de lecture de la colonne défectueuse, par exemple, en coupant leur polarisation. Cela est nécessaire dans la mesure où le problème le plus fréquent des amplificateurs de lecture est un court-circuit et qu'il est alors nécessaire de supprimer son alimentation. De plus, on ne sait pas isoler, par les méthodes de test, si le défaut vient d'un amplificateur de la colonne ou d'une cellule mémoire de cette colonne.

Pour couper l'alimentation des amplificateurs d'une colonne défectueuse, on utilise, comme l'illustre la partie droite de la figure 1 détaillant une colonne 12, un conducteur de colonne CTRL associé à chaque colonne de la mémoire. Ce conducteur sert à véhiculer un signal de commande d'alimentation des amplificateurs de la colonne depuis la rangée 5 d'éléments de commutation. La rangée 5 intègre alors non seulement les éléments nécessaires pour organiser la redondance mais également pour commander la désactivation de l'alimentation d'une colonne d'amplificateurs.

Dans la réalisation d'un circuit mémoire, la disposition des différents constituants les uns par rapport aux autres est liée aux interconnexions nécessaires entre ces constituants afin de minimiser le nombre de niveaux de métallisation des circuits intégrés. Par exemple, et comme l'illustre la partie droite de la figure 1, les lignes d'entrée/sortie (IOLi), constituées d'un conducteur direct IOLD et d'un conducteur complémen-

<Desc/Clms Page number 4>

taire IOLc, sont réalisées dans le même niveau de métallisation que les conducteurs CTRL d'invalidation des différents amplifi- cateurs. Les liaisons entre les cellules mémoire et les amplificateurs de lecture (les lignes de bits non représentées) sont réalisées dans un niveau de métallisation sous-jacent avec lequel les conducteurs IOLd, IOLc et CTRL communiquent par des vias v au niveau de chaque amplificateur d'une colonne.

Comme il ressort de l'exposé de la figure 1, l'existence d'un défaut dans une matrice mémoire invalide l'utilisation de la colonne correspondante dans toutes les matrices mémoire partageant le tampon d'entrée/sortie.

Une telle technique d'organisation de redondance est parfaitement connue et décrite, par exemple, dans le brevet américain NO 5 506 807.

Dans le sens des rangées, une mémoire comporte en outre des éléments de décodage de rangée associés à des éléments de commande. Physiquement, tous ces éléments sont, dans le plan mémoire, généralement regroupés dans une bande 15 située d'un côté des réseaux matriciels. Le plus souvent, un circuit mémoire intégré comprend en outre des décodeurs de colonne (non représentés) servant à sélectionner un ensemble de réseaux matriciels illustrés par la figure 1 parmi une succession d'ensembles placés côte à côte.

Une technique de redondance telle qu'illustrée par la figure 1 donne des résultats satisfaisants tant que la taille de la mémoire reste relativement restreinte. En pratique, on prévoit entre 2 et 6 colonnes de redondance. Il en résulte que le nombre de colonnes susceptibles d'être réparées est limité dans les mêmes proportions. Or, plus la taille de la mémoire augmente, c'est-à-dire plus le nombre de réseaux matriciels partageant des mêmes tampons d'entrée/sortie augmente, plus le nombre de défauts à réparer est statistiquement important. On se trouve donc confronté au problème de devoir, soit augmenter de façon déraisonnable le nombre de colonnes de redondance, soit restreindre le nombre de matrices de cellules mémoire partageant des

<Desc/Clms Page number 5>

mêmes tampons d'entrée/sortie. Or, les tampons d'entrée/sortie font partie des éléments les plus volumineux d'une mémoire en circuit intégré qu'il est souhaitable de partager au maximum.

La présente invention vise à proposer une nouvelle architecture de circuit mémoire disposant d'au moins une colonne de redondance et qui soit particulièrement adaptée aux mémoires partageant une même rangée de tampons d'entrée/sortie entre plusieurs matrices de cellules mémoire ayant chacune leurs propres amplificateurs de lecture.

L'invention vise, plus particulièrement, à proposer une solution de redondance qui permette d'utiliser une même colonne de redondance pour remplacer des colonnes défectueuses situées dans des matrices de cellules mémoire différentes.

Une première solution serait d'individualiser les tampons d'entrée/sortie au niveau de chaque matrice de cellules mémoire, c'est-à-dire au niveau de chaque rangée d'amplificateurs de lecture. Toutefois, un inconvénient majeur d'une telle solution est qu'elle accroît très considérablement la taille du circuit mémoire. C'est d'ailleurs la raison pour laquelle on recherche le plus souvent à partager une même rangée de tampons d'entrée/sortie entre plusieurs matrices de cellules mémoire ayant chacune leur propre rangée d'amplificateurs de lecture.

L'invention vise donc à proposer une solution qui soit moins gourmande en surface de circuit intégré.

L'invention vise en outre à proposer une solution qui ne nécessite pas de niveau de métallisation supplémentaire pour l'organisation de la redondance.

Plus précisément, la présente invention prévoit une mémoire en circuit intégré comportant : au moins deux bancs pourvus chacun d'une matrice d'éléments de mémorisation ayant au moins une colonne de redondance et associés chacun à des amplificateurs de lecture qui lui sont propres ; une rangée de circuits tampons d'entrée/sortie commune aux bancs mémoire ; et

<Desc/Clms Page number 6>

pour chaque banc mémoire, un circuit d'affectation de la colonne de redondance à une ligne d'entrée/sortie reliée à un desdits tampons, l'affectation pouvant s'effectuer, pour une ligne de rang courant, vers les colonnes de rang précédent et vers les colonnes de rang suivant.

Selon un mode de réalisation de la présente invention, chaque circuit d'affectation associé à un banc mémoire comporte des moyens pour aiguiller les lignes d'entrée/sortie ainsi que des conducteurs d'activation individuelle des amplificateurs de lecture du banc mémoire concerné.

Selon un mode de réalisation de la présente invention, lesdits circuits d'affectation constituent des commutateurs d'aiguillage des lignes d'entrée/sortie toutes réalisées dans un même niveau de métallisation.

Selon un mode de réalisation de la présente invention, les lignes d'entrée/sortie et les conducteurs d'activation des amplificateurs de lecture sont réalisés dans un même niveau de métallisation, lesdites lignes et lesdits conducteurs étant interrompus au droit de chaque circuit d'affectation.

Selon un mode de réalisation de la présente invention, les amplificateurs de lecture sont organisés en rangées perpendiculaires aux colonnes.

Selon un mode de réalisation de la présente invention, le nombre d'amplificateurs de lecture par banc correspond au nombre total de colonnes des matrices d'éléments de mémorisation, le nombre de tampons d'entrée/sortie correspondant au nombre de colonnes d'éléments de mémorisation hors colonne de redondance.

Selon un mode de réalisation de la présente invention, les circuits d'affectation sont programmés au moyen de registres de mémoire non-volatiles.

Selon un mode de réalisation de la présente invention, la mémoire comporte des moyens pour adresser individuellement les différents circuits d'affectation.

Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans

<Desc/Clms Page number 7>

la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment représente un exemple classique d'architecture de mémoire en circuit intégré ; la figure 2 représente, par une vue de dessus très schématique, un mode de réalisation d'une architecture de mémoire en circuit intégré selon la présente invention ; et la figure 3 représente un détail d'un circuit de réorganisation de bancs mémoire selon l'invention.

Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, les détails constitutifs des bancs mémoire, des amplificateurs de lecture, des tampons d'entrée/sortie et des circuits de décodage et d'adressage n'ont pas été détaillés et ne font pas l'objet de la présente invention.

Une caractéristique de la présente invention est de reporter, au niveau de chaque banc de la mémoire, c'est-à-dire au niveau de chaque réseau matriciel de cellules associé à une rangée d'amplificateurs de lecture, un circuit de réorganisation ou de réaffectation des colonnes. Ce circuit permet d'individualiser, au niveau de chaque banc mémoire, l'utilisation de la ou des colonnes de redondance.

La figure 2 représente, par une vue de dessus très schématique à rapprocher de celle de la figure 1, un mode de réalisation d'une architecture de circuit mémoire selon la présente invention.

Comme précédemment, plusieurs bancs ,BBk, Bp-i, Bp comprenant chacun un réseau matriciel de cellules mémoire associé à une rangée SA, SAk, SAp. i, SAp d'amplificateurs de lecture partagent une même rangée 10 de circuits tampons d'entrée/sortie (I/O buffers). Dans une mémoire de l'invention, les réseaux matriciels de cellules et les amplificateurs de lecture respec-

<Desc/Clms Page number 8>

tent la structure d'une mémoire classique. En particulier, les lignes de bit (non représentées) sont regroupées par réseau de cellules mémoire Bk au niveau de chaque rangée d'amplificateurs de lecture. De même, comme l'illustre la partie gauche de la figure 2 détaillant une colonne 12', les sorties des amplificateurs de lecture sont ramenées, par des vias v, dans le niveau de

métallisation où sont réalisés les conducteurs direct IOLd et complémentaire IOLc de chaque ligne d'entrée/sortie, ainsi que les conducteurs CTRL d'activation de l'alimentation individuelle des amplificateurs de chaque colonne.

Selon l'invention, les lignes d'entrée/sortie ne sont toutefois pas continues sur l'ensemble des bancs mémoire mais sont interrompues au niveau de circuits 201, 20k, 20p-i, 20p de réorganisation de la mémoire ou d'affectation de la ou des colonnes de redondance. Chaque circuit 20 est constitué fonctionnellement de commutateurs en rangée en un nombre n+1 égal au nombre total de colonnes de cellules mémoire (y compris les colonnes de redondance). Un circuit de réorganisation est affecté à chaque banc mémoire. Il sert à aiguiller, pour un banc mémoire donné (rang k), une ligne (colonne) d'entrée/sortie provenant du banc de rang k-1 inférieur (en rangée), soit vers la colonne de même rang i, soit vers la colonne de rang inférieur i-1, soit vers la colonne de rang supérieur i+1. Ce qui précède suppose l'existence d'une seule colonne de redondance. Si plusieurs colonnes de redondance sont prévues, les possibilités de décalage sont à adapter au nombre de ces colonnes.

La figure 3 représente un mode de réalisation plus détaillé d'un commutateur 30 d'un circuit de réorganisation 20 selon l'invention. Ce commutateur 30 se retrouve, dans chaque circuit de réorganisation 20, à chaque colonne de conducteurs d'entrée/sortie (IOL) et, bien que non détaillé, à chaque conducteur d'activation des amplificateurs. Supposons une ligne d'entrée/sortie IOLi provenant d'un banc mémoire de rang k-1, le commutateur 30 du circuit 20k comporte trois éléments 31,32 et 33 de commutation. Une première borne commune aux éléments 31,32

<Desc/Clms Page number 9>

et 33 est connectée à l'extrémité des conducteurs de la ligne IOLi provenant du banc k-1. Les deuxièmes bornes respectives des commutateurs 31,32 et 33 sont individuellement reliées aux conducteurs des lignes d'entrée/sortie IOLi+, IOLi, IOLi-1 du banc k de cellules mémoire associé au circuit de réorganisation concerné. Ainsi, à chaque banc mémoire, on peut réaffecter la colonne de redondance, c'est-à-dire choisir la colonne de cellules mémoire à partir de laquelle s'effectue le décalage avec aiguillage des signaux électriques d'une colonne courante vers la colonne suivante. Selon l'invention, l'aiguillage peut également être effectué vers la colonne précédente, par exemple, dans le cas d'un banc de cellule mémoire dépourvu de défauts.

En figure 2, on a représenté, en partie gauche, les tracés des lignes d'entrée/sortie dans le niveau de métallisation correspondant. Ces lignes sont interrompues au niveau de chaque circuit 20 de réorganisation pour permettre leur réaffectation au niveau de chaque banc de cellules mémoire. Dans chaque banc de cellules mémoire, les vias v relient les amplificateurs de lecture concernés aux lignes d'entrée/sortie IOL ainsi qu'à la ligne de commande d'alimentation des amplificateurs de lecture. Pour chaque colonne de cellules mémoire, trois conducteurs du niveau de métallisation des lignes d'entrée/sortie sont donc utilisés. Deux conducteurs servent aux conducteurs d'entrée/sortie proprement dits (direct et complémentaire). Un troisième conducteur sert au signal de commande en alimentation de l'amplificateur de lecture de la colonne concernée.

Ainsi, une autre caractéristique de la présente invention est que les conducteurs de commande en alimentation des amplificateurs de lecture sont également réorganisés par les circuits 20. Dans un circuit classique, la rangée de commutateurs (5, figure 1) d'organisation de la redondance ne se préoccupe pas d'aiguiller les signaux de commande d'alimentation des amplificateurs de lecture. En effet, ce circuit se contente d'invalider l'alimentation des amplificateurs de la colonne défectueuse et

<Desc/Clms Page number 10>

d'aiguiller, vers les colonnes de rangs supérieurs, les lignes d'entrée/sortie.

En partie droite de la figure 2, on a représenté un exemple d'organisation de redondance au moyen d'une mémoire selon l'invention. Pour simplifier, on a représenté des lignes multifilaires dans la partie droite de la figure 2. On suppose l'existence d'un défaut di dans une cellule mémoire du banc Bl.

Le circuit de réorganisation 201 affecté au premier banc de cellules mémoire ne modifie pas l'aiguillage des lignes d'entrée/sortie des colonnes jusqu'à la colonne IOLi-i. Le tampon d'entrée/sortie de rang i est cependant affecté à la colonne lOLj du banc 1. Le tampon de rang i+l est affecté à la colonne IOLi+2 et ainsi de suite. On suppose que cette situation se

maintient jusqu'au banc de cellules mémoire Bp-l où, à tout le moins, que le banc Bp-2 a la même structure que le banc Bl, c'est-à-dire présente un défaut dans sa colonne de rang i. On suppose également que le banc Bp-l est dépourvu de défauts. Dans ce cas, les lignes de rang 1 à i-1 provenant du banc Bp-2 sont aiguillées sur les lignes d'entrée/sortie de même rang du banc Bp-2. La ligne de rang i provenant du banc Bp-2 est laissée en l'air au niveau du circuit de réorganisation 20p-i. La ligne IOLi+l est réaiguillée par le circuit 20p-l vers la ligne IOL dans le banc Bp-l et ainsi de suite jusqu'au dernier rang cor- respondant à la colonne de redondance. Par conséquent, dans le banc Bp-1, le décalage s'effectue vers les colonnes de rang inférieur, et la colonne de redondance n'est pas utilisée.

On suppose que le banc Bp présente un défaut di-1 dans la colonne de rang i-l. Le circuit de réorganisation 20p provoque alors l'aiguillage vers les colonnes de rang supérieur des lignes d'entrée/sortie IOLI, IOLi+i, etc.

Comme il ressort de la description qui précède, deux défauts di et di-1 situés dans des colonnes différentes de réseaux de cellules mémoire différents peuvent être ainsi corrigés au moyen d'une seule colonne de redondance commune à l'ensemble du circuit mémoire.

<Desc/Clms Page number 11>

Un avantage de la présente invention est que la réorganisation individualisée au niveau des réseaux matriciels de cellules mémoire ne nécessite pas de niveau de métallisation supplémentaire. En effet, l'aiguillage mis en oeuvre par la présente invention reste dans le niveau de métallisation des lignes d'entrée/sortie et ne descend pas au niveau des lignes de bit, c'est-à-dire des amplificateurs de lecture.

Un autre avantage de la présente invention est que l'augmentation de surface rendue nécessaire par les circuits de réorganisation est sans commune mesure avec ce qu'il serait nécessaire pour reproduire, au niveau de chaque banc de la mémoire, les tampons d'entrée/sortie.

La mise en oeuvre de la présente invention requiert que les circuits de réorganisation de la mémoire puissent être adressés individuellement de façon à individualiser les aiguillages au niveau de chacun de ces circuits.

Par conséquent, lors du test d'un circuit mémoire selon l'invention, on individualise ce test par banc de cellules mémoire, et on mémorise non seulement les colonnes des différents défauts mais également les bancs dans lesquels ils se situent.

La mise en oeuvre de la redondance proprement dite peut s'effectuer par tout moyen classique. Selon un premier exemple, on aura recours à des fusibles pour réorganiser de façon définitive cette redondance. Selon un deuxième exemple, on pourra utiliser des registres programmés lors du test du circuit mémoire et qui sont lus à chaque mise sous tension de la mémoire pour programmer les circuits de réorganisation. Dans ce cas, les coordonnées des cellules mémoires défaillantes sont stockées dans une mémoire non-volatile. Par exemple, la mémoire de la figure 2 est associée à un réseau de cellules mémoire à programmation unique (OTP) dans lequel sont stockées les différentes cordonnées. On pourrait également utiliser une mémoire de type SRAM ou une région d'une telle mémoire pourvu que le système puisse assurer une alimentation permanente, au moins sur cette portion du circuit.

<Desc/Clms Page number 12>

Dans le cas de registres, les réorganisations sont perdues après chaque mise hors tension de la mémoire et réorganisées après chaque mise sous tension. Un tel mode de réalisation peut être combiné avec une utilisation dynamique des cellules de redondance. Un exemple de circuit de mémoire avec redondance dynamique est décrit dans le brevet américain nO 5 982 679.

Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, le nombre de colonnes de redondance pourra être adapté pourvu que les circuits de réorganisation correspondants permettent un décalage successif des colonnes de lignes d'entrée/sortie sur plusieurs colonnes voisines.

De plus, la réalisation pratique de l'invention, notamment la programmation du circuit de commande de la mémoire pour mettre en oeuvre la fonction de redondance de l'invention, est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (8)

1. REVENDICATIONS 1. Mémoire en circuit intégré comportant : au moins deux bancs (B) pourvus chacun d'une matrice d'éléments de mémorisation ayant au moins une colonne de redondance et associés chacun à des amplificateurs de lecture (SA) qui lui sont propres ; et une rangée (10) de circuits tampons d'entrée/sortie commune aux bancs mémoire, caractérisée en ce qu'elle comporte, pour chaque banc mémoire, un circuit (20) d'affectation de la colonne de redondance à une ligne (IOLi) d'entrée/sortie reliée à un desdits tampons, l'affectation pouvant s'effectuer, pour une ligne de rang courant, vers les colonnes de rang précédent et vers les colonnes de rang suivant.
2. 2. Mémoire selon la revendication 1, caractérisée en ce que chaque circuit d'affectation (20) associé à un banc mémoire (B) comporte des moyens pour aiguiller les lignes d'entrée/sortie (IOLi) ainsi que des conducteurs (CTRL) d'activation individuelle des amplificateurs de lecture (SA) du banc mémoire concerné.
3. 3. Mémoire selon la revendication 1 ou 2, caractérisée en ce que lesdits circuits d'affectation (20) constituent des commutateurs d'aiguillage des lignes (IOLi) d'entrée/sortie toutes réalisées dans un même niveau de métallisation.
4. 4. Mémoire selon la revendication 3, caractérisée en ce que les lignes d'entrée/sortie (IOLi) et les conducteurs (CURL) d'activation des amplificateurs de lecture (SA) sont réalisés dans un même niveau de métallisation, lesdites lignes et lesdits conducteurs étant interrompus au droit de chaque circuit d'affectation (20).
5. 5. Mémoire selon l'une quelconque des revendications 1 à 4, caractérisée en ce que les amplificateurs de lecture (SA) sont organisés en rangées perpendiculaires aux colonnes.
6. 6. Mémoire selon l'une quelconque des revendications 1 à 5, caractérisée en ce que le nombre (n+1) d'amplificateurs de lecture (SA) par banc correspond au nombre total de colonnes des

   <Desc/Clms Page number 14>

   matrices d'éléments de mémorisation, le nombre (n) de tampons d'entrée/sortie correspondant au nombre de colonnes d'éléments de mémorisation hors colonne de redondance.
7. 7. Mémoire selon l'une quelconque des revendications 1 à 6, caractérisée en ce que les circuits d'affectation (20) sont programmés au moyen de registres de mémoire non-volatiles.
8. 8. Mémoire selon l'une quelconque des revendications 1 à 7, caractérisée en ce qu'elle comporte des moyens pour adresser individuellement les différents circuits d'affectation (20).