FR2784503A1 - Composant elementaire micro-electronique conjuguant l'effet bipolaire et l'effet mos, procede de fabrication d'un tel composant - Google Patents
Composant elementaire micro-electronique conjuguant l'effet bipolaire et l'effet mos, procede de fabrication d'un tel composant Download PDFInfo
- Publication number
- FR2784503A1 FR2784503A1 FR9812965A FR9812965A FR2784503A1 FR 2784503 A1 FR2784503 A1 FR 2784503A1 FR 9812965 A FR9812965 A FR 9812965A FR 9812965 A FR9812965 A FR 9812965A FR 2784503 A1 FR2784503 A1 FR 2784503A1
- Authority
- FR
- France
- Prior art keywords
- silicon
- layer
- component
- sep
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004377 microelectronic Methods 0.000 title claims abstract description 18
- 239000002245 particle Substances 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 29
- 230000000694 effects Effects 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 86
- 239000010703 silicon Substances 0.000 claims description 85
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 84
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 32
- -1 boron ions Chemical class 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 229910052796 boron Inorganic materials 0.000 claims description 15
- 238000002513 implantation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 229910052698 phosphorus Inorganic materials 0.000 claims description 9
- 239000011574 phosphorus Substances 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 9
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 241001455273 Tetrapoda Species 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 229910001439 antimony ion Inorganic materials 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 4
- 239000002800 charge carrier Substances 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 230000010287 polarization Effects 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 230000001268 conjugating effect Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 229910008065 Si-SiO Inorganic materials 0.000 description 2
- 229910006405 Si—SiO Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000005865 ionizing radiation Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
La présente invention concerne un nouveau composant microélectronique. Elle concerne plus particulièrement un procédé pour améliorer les performances, notamment le gain en courant, d'un composant bipolaire.Le procédé comprend l'étape de créer dans un transistor bipolaire comportant des jonctions n-p-n (ou p-n-p), un effet canal (un effet MOS) 113, 103, 107-117, 118 selon une direction sensiblement perpendiculaire aux plans des jonctions des couches 103, 117, 118 de silicium dopées n-p ou p-n. Il en résulte que les porteurs de charges positives ou négatives circulent selon ladite direction et que les densités de courant électrique varient dans le volume du transistor.L'invention concerne aussi un procédé de fabrication d'un composant microélectronique tétrapode conjuguant l'effet bipolaire et l'effet MOS.
Description
Composant élémentaire micro-électronique conjuguant 1'effet bipolaire et l'effet MOS, procédé de fabrication d'un tel composant.
La présente invention concerne un nouveau composant microélectronique et son procédé de fabrication. Elle concerne plus particulièrement un procédé pour améliorer les performances, notamment le gain en courant, d'un composant bipolaire.
II est connu des composants bipolaires (BJT : Bipolar Junction Transistor) et des composants à effet de champ (MOS : Metal Oxide Silicon). Il est également connu des composants BICMOS comportant sur un mme substrat des composants bipolaires et des composants MOS.
L'une des caractéristiques les plus importantes d'un composant microélectronique est son gain en courant. Dans le meilleur des cas, le gain en courant d'un composant
BICMOS est communément compris entre 100 et 200. Par ailleurs, le coût d'un circuit intégré dépend du taux d'intégration des transistors. Le taux d'intégration est lui-mme limité par le fait que chaque transistor d'un BICMOS est disjoint des autres par l'intermédiaire d'un caisson ou mur d'isolation. Enfin, les composants électroniques sont de plus en plus utilisés en milieu hostile, notamment pour des applications dans le domaine nucléaire, spatial ou médical ou encore dans celui des accélérateurs de particules.
BICMOS est communément compris entre 100 et 200. Par ailleurs, le coût d'un circuit intégré dépend du taux d'intégration des transistors. Le taux d'intégration est lui-mme limité par le fait que chaque transistor d'un BICMOS est disjoint des autres par l'intermédiaire d'un caisson ou mur d'isolation. Enfin, les composants électroniques sont de plus en plus utilisés en milieu hostile, notamment pour des applications dans le domaine nucléaire, spatial ou médical ou encore dans celui des accélérateurs de particules.
Réaliser un composant microélectronique ayant des gains en courant supérieurs à ceux obtenus à ce jour, ayant aussi un taux d'intégration élevé et un comportement stable en milieu hostile constitue donc un problème particulièrement difficile à résoudre. Son enjeu économique est considérable. La présente invention a pour objectif la résolution d'un tel problème.
Le procédé selon l'invention pour améliorer les performances, notamment le gain en courant d'un composant bipolaire, comprend l'étape de créer dans un transistor bipolaire comportant des jonctions n-p-n (ou p-n-p), un effet canal (un effet MOS) selon une direction sensiblement perpendiculaire aux plans des jonctions n-p ou pn. II en résulte que les porteurs de charges positives ou négatives circulent selon ladite direction et que les densités de courant électrique varient dans le volume du transistor.
De préférence, pour créer ledit effet canal, on applique une tension de polarisation sur au moins une tranche des couches n et p empilées.
De préférence également, dans une première variante de réalisation du procédé selon l'invention, on applique ladite tension de polarisation sur au moins l'une des faces d'une tranchée perpendiculaire au plan des couches n et p empilées. Dans une autre variante de réalisation du procédé selon l'invention, on applique ladite tension de polarisation sur les faces d'un puits traversant perpendiculairement les couches n et p empilées.
Avantageusement, on applique une tension de polarisation dont la valeur est sensiblement comprise entre 0 Volt et 5 Volts.
La présente invention concerne également un composant mettant en oeuvre le procédé d'amélioration du gain en courant. Selon l'invention, le composant microélectronique tétrapode, conjuguant l'effet bipolaire et 1'effet MOS, comprend des couches de silicium n et p empilées pour former un transistor du type n-p-n ou p-n-p. Les couches externes forment respectivement l'émetteur et le collecteur dudit transistor et la couche intermédiaire forme la base. Lesdites couches sont connectées électriquement par des contacts galvaniques situés à l'extérieur dudit composant. Le composant comporte également une tranchée traversant perpendiculairement au moins deux des couches contiguës de silicium n et p. Ladite tranchée contient un matériau électriquement polarisable, notamment un polysilicium. Ledit matériau électriquement polarisable est couplé par effet capacitif avec les couches de silicium n et p situées en vis-à-vis. Ledit matériau électriquement polarisable forme la grille du transistor MOS ainsi composé et est connecté électriquement à un contact galvanique situé à l'extérieur dudit composant.
De préférence, ledit matériau électriquement polarisable est électriquement isolé des couches de silicium n et p par une couche isolante, notamment d'oxyde de silicium.
De préférence également, dans une première variante de réalisation, ladite couche de silicium intermédiaire formant base entoure sur trois côtés la couche de silicium rectangulaire formant émetteur. Ladite couche de silicium formant collecteur entoure sur deux côtés la couche de silicium formant base. Ladite tranchée, accolée aux tranches n et p, est disposée selon l'un des côtés de la couche de silicium formant base.
De préférence également, dans le cas d'une autre variante de réalisation, ladite couche de silicium intermédiaire formant base entoure la couche de silicium rectangulaire formant émetteur sur ses quatre côtés. Ladite couche de silicium formant collecteur entoure la couche de silicium formant base sur trois côtés. Ladite tranchée, accolée aux tranches n et p, est en forme de puits et est entourée par l'émetteur qu'elle traverse.
Avantageusement, -la tension appliquée au contact galvanique connecté à l'émetteur est notamment comprise entre 0 Volt et 5 Volts, -la tension appliquée au contact galvanique connecté à la base est notamment comprise entre 0 Volt et 5 Volts, -la tension appliquée au contact galvanique connecté au collecteur est notamment comprise entre 0 Volt et 5 Volts, -la tension appliquée au contact galvanique connecté à la grille est notamment comprise entre 0 Volt et 5 Volts,
Dans ces conditions opératoires, le gain en courant mesuré est compris entre 100 et 104. Le gain théorique calculé peut atteindre 107.
Dans ces conditions opératoires, le gain en courant mesuré est compris entre 100 et 104. Le gain théorique calculé peut atteindre 107.
Ce composant original, ci-après dénommé transistor TBM (Transistor Bipolaire
MOS), est un tétrapode qui conjugue dans la topologie physique et dans sa fonctionnalité, 1'effet bipolaire et 1'effet MOS. Ce composant présente les avantages suivants : -il présente les fonctionnalités d'un composant bipolaire ou celles d'un composant
MOS, selon la manière dont il est connecté, -en fonctionnement bipolaire pur, son gain en courant est compris entre 100 et 200, -en fonctionnement hybride ou mixte, son gain en courant peut tre contrôlé dans une gamme comprise entre 100 et 104 (en théorie, il peut atteindre 107), -il résiste aux radiations ionisantes et il ne présente pas de dérive du gain en courant, -il a un bon taux d'intégration.
MOS), est un tétrapode qui conjugue dans la topologie physique et dans sa fonctionnalité, 1'effet bipolaire et 1'effet MOS. Ce composant présente les avantages suivants : -il présente les fonctionnalités d'un composant bipolaire ou celles d'un composant
MOS, selon la manière dont il est connecté, -en fonctionnement bipolaire pur, son gain en courant est compris entre 100 et 200, -en fonctionnement hybride ou mixte, son gain en courant peut tre contrôlé dans une gamme comprise entre 100 et 104 (en théorie, il peut atteindre 107), -il résiste aux radiations ionisantes et il ne présente pas de dérive du gain en courant, -il a un bon taux d'intégration.
II peut tre employé pour des applications grand public, spatial et/ou militaire, dans les domaines numérique et analogique.
La présente invention concerne également un procédé pour fabriquer un composant microélectronique tétrapode conjuguant 1'effet bipolaire et 1'effet MOS. En effet, il a été découvert que les technologies éprouvées de fabrication des composants
BICMOS pouvaient tre employées pour fabriquer le composant TBM, sous réserve de mettre en oeuvre simultanément un procédé pour réaliser la tranchée ou le puits vertical composant la grille.
BICMOS pouvaient tre employées pour fabriquer le composant TBM, sous réserve de mettre en oeuvre simultanément un procédé pour réaliser la tranchée ou le puits vertical composant la grille.
Le composant tétrapode, fabriqué au moyen du procédé selon 1'invention, comprend des couches de silicium n et p empilées pour former un transistor bipolaire du type n-p-n ou p-n-p. Les couches externes forment respectivement l'émetteur et le collecteur dudit transistor et la couche intermédiaire forme la base.
Lesdites couches sont connectées électriquement à des contacts galvaniques situés à l'extérieur dudit composant et isolés par des murs d'isolation en oxyde de silicium.
Une tranchée traverse perpendiculairement au moins deux des couches contiguës de silicium n et p. Ladite tranchée contient un matériau électriquement polarisable, notamment un polysilicium. Ledit matériau électriquement polarisable est couplé par effet capacitif avec les couches de silicium n et p situées en vis-à-vis. Ledit matériau électriquement polarisable forme la grille du transistor MOS ainsi composé et est connecté électriquement à un contact galvanique situé à l'extérieur dudit composant.
Selon l'invention, pour fabriquer le composant microélectronique tétrapode, on met en oeuvre au moins certaines des étapes suivantes, connues en soi, entrant dans la fabrication des composants transistors tels que des BICMOS et des composants mémoires tels que des DRAM (Dynamique Random Access Memory). Les technologies de fabrication des composants BICMOS ont notamment été décrites dans la thèse de Elmut Puchner"Advanced Process Modeling For VLSI
Technology", Vienne 1996, Chap. 5.2"BICMOS Process Technology".
Technology", Vienne 1996, Chap. 5.2"BICMOS Process Technology".
Selon l'invention, on procède par étape * comme spécifié ci-après.
* Nota : chaque étape comprend une phase de masquage de la surface selon les positions des zones désirées (masque de nitride), une phase de gravure de l'oxyde de silicium natif, puis une phase de traitement déterminée, enfin une phase d'attaque chimique sélective afin de supprimer le masque de nitride.
Etape 1 : on réalise un substrat de silicium faiblement dopé p de type Si-p ou dopé n de type Si-n, ledit substrat étant recouvert d'une couche isolante d'oxyde de silicium. Cette couche isolante d'oxyde de silicium est réalisée par désoxydation de l'oxyde natif du substrat puis par oxydation contrôlée pour assurer une homogénéité de la surface et une qualité de l'interface Si-Si02. Sans sortir du cadre de la présente invention, on pourrait aussi utiliser et réaliser des substrats silicium du type "Silicium sur Isolant" (SOI et SOS : Silicon Over Insulator et Silicon Over Saphir).
Dans le texte : substrat désignera un substrat silicium ou un substrat du type"Silicium sur Isolant".
Etape 2 : on réalise, par implantation localisée d'ions antimoine ou d'ions bore, la couche enterrée de type Si-n'ou Si-p'du collecteur.
Etape 3 : on dépose sur le substrat de silicium et sur la couche enterrée, par croissance épitaxiale, une couche de silicium de type Si-p ou une couche de silicium de type Si-n.
Etape 4 : on réalise, par implantation localisée d'ions antimoine ou d'ions bore, dans la couche de type Si-p ou de type Si-n, un caisson de silicium dopé de type Sin ou Si-p, destiné à constituer le collecteur.
Etape 5 : on réalise, par sur-oxydation en surface, les murs d'isolation d'oxyde de silicium (SiO2) autour de la zone prévue pour recevoir le contact galvanique du collecteur et aux extrémités du composant.
Etape 6 : on réalise, par implantation localisée d'ions phosphore ou d'ions bore à la verticale de l'emplacement prévu pour recevoir le contact galvanique du collecteur, le puits d'accès à la couche enterrée du collecteur ; ledit puits d'accès étant de type Si-n'ou Si-p'.
Etape 7 : on réalise, par implantation localisée d'ions bore ou d'ions phosphore dans le caisson, une couche de silicium de type Si-p ou Si-n, destinée à composer la base.
Etape 8 : on réalise ladite tranchée par gravure par ion réactif (R. I. E., Reactive Ion
Etching) à la verticale de l'emplacement de la grille.
Etching) à la verticale de l'emplacement de la grille.
Les techniques de gravure par ion réactif ont notamment été décrites dans les ouvrages suivants : ouvrage de B. El-Kareh,"The evolution of DRAM cell technology" ; ouvrage de S. M. Sze,"VLSI technology", Chap. 5, McGraw-Hill Editor, 1988, ISBN 0-07-062735-5 ; ouvrage de Peter Krauss"Sub-50 nm
Reactive Ion Etching"; thèse de Karl Wimmer"Two Dimensional Nonplanar Process Simulation", Vienne 1993, Chap. 3.7.1"Trench Isolation" ; ouvrage de Ernst Obermeier"Microsensor and Actuator Technology", Berlin.
Reactive Ion Etching"; thèse de Karl Wimmer"Two Dimensional Nonplanar Process Simulation", Vienne 1993, Chap. 3.7.1"Trench Isolation" ; ouvrage de Ernst Obermeier"Microsensor and Actuator Technology", Berlin.
Etape 9 : par oxydation, on nappe d'une couche d'oxyde de silicium les parois de ladite tranchée de manière à constituer la couche diélectrique de la liaison capacitive entre la grille et les couches n ou p du composant.
Etape 10 : on réalise par gravure dans la couche d'oxyde de silicium des évidements prévus pour recevoir la couche de silicium dopée composant l'émetteur.
Etape 11 : on dépose une couche de polysilicium dans la tranchée et sur la surface du composant, notamment dans lesdits évidements.
Etape 12 : on enlève par gravure, dans la couche de polysilicium, toutes les parties autres que celles prévues pour composer l'émetteur et la grille.
Etape 13 : on réalise, par oxydation localisée du polysilicium, des murs d'isolation en oxyde de silicium entourant l'émetteur et la grille.
Etape 14 : on réalise, par implantation localisée d'ions bore ou d'ions phosphore dans la couche de silicium de type Si-p ou Si-n, une liaison électrique de type Si-p+ ou Si-n+ entre la base de type Si-p ou Si-n et le contact galvanique de la base.
Etape 15 : on procède à un recuit thermique du composant à une température telle que les atomes dopants contenus dans le polysilicium diffusent dans la couche de silicium de type Si-p ou Si-n, de manière à réaliser l'émetteur de type Si-n+ ou Si P+
Etape 16 : on met en place les contacts galvaniques de la base, de l'émetteur, de la grille, du collecteur.
Etape 16 : on met en place les contacts galvaniques de la base, de l'émetteur, de la grille, du collecteur.
De préférence, on réalise les contacts galvaniques en procédant :
-à l'ouverture des zones de contact de la base et du collecteur, notamment en gravant l'oxyde de silicium (masquage suivi d'une attaque chimique),
-au dépôt de titane ou de tungsten sur toute la surface du composant,
-un recuit thermique pour réaliser les siliciures de titane ou de tungsten assurant les contacts métal-silicium,
-une gravure sélective du titane ou du tungsten à l'emplacement des zones de dépôt situées au dessus de l'oxyde de silicium.
-à l'ouverture des zones de contact de la base et du collecteur, notamment en gravant l'oxyde de silicium (masquage suivi d'une attaque chimique),
-au dépôt de titane ou de tungsten sur toute la surface du composant,
-un recuit thermique pour réaliser les siliciures de titane ou de tungsten assurant les contacts métal-silicium,
-une gravure sélective du titane ou du tungsten à l'emplacement des zones de dépôt situées au dessus de l'oxyde de silicium.
Ainsi, il a été montré qu'il est possible d'utiliser des procédés éprouvés pour réaliser chacune des étapes composant le procédé de fabrication selon l'invention.
Le microcomposant électronique TBM peut donc tre réalisé sans surcoût majeur par rapport aux composants BICMOS.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description de variantes de réalisation de l'invention, données à titre d'exemple indicatif et non limitatif, et de : -la figure 1 qui représente une vue en coupe longitudinale d'une première variante de réalisation (dite puits) d'un composant TBM, -la figure 2 qui représente une vue de dessus de la variante de réalisation représentée sur la figure 1, -la figure 3 qui représente une vue en coupe longitudinale d'une deuxième variante de réalisation (dite tranchée) d'un composant TBM, -la figure 4 qui représente une vue de dessus de la variante de réalisation représentée sur la figure 3, -les figures 5.1 à 5.16 qui représentent les vues en coupe longitudinale du composant TBM selon la variante de réalisation de la figure 1, au cours des différentes étapes de son procédé de fabrication.
On va maintenant décrire en se référant à la figure 1 le procédé pour améliorer les performances, notamment le gain en courant, d'un composant bipolaire. Le procédé comprend l'étape de créer dans un transistor bipolaire comportant des jonctions n-pn (ou p-n-p), un effet canal (un effet MOS) 113,103,117,118 selon une direction sensiblement perpendiculaire aux plans des jonctions des couches 103,117,118 de silicium dopées n-p ou p-n. II en résulte que les porteurs de charges positives ou négatives circulent selon ladite direction et que les densités de courant électrique varient dans le volume du transistor.
De préférence, pour créer ledit effet canal, on applique une tension de polarisation sur au moins une tranche des couches 103,117,118 n et p empilées.
De préférence également, dans une autre variante de réalisation du procédé selon l'invention (figures 1 et 2), on applique ladite tension de polarisation sur les faces 109 d'un puits 108 traversant perpendiculairement les couches 118,117,103 n et p empilées. Dans une autre variante de réalisation (figures 3 et 4), on applique ladite tension de polarisation sur l'une au moins des faces d'une tranchée 108 perpendiculaire au plan des couches 118,117,103 n et p empilées.
Avantageusement, on applique une tension de polarisation dont la valeur est sensiblement comprise entre 0 Volt et 5 Volts.
On va maintenant décrire en se référant aux figures 1 à 4 deux variantes de réalisation d'un composant mettant en oeuvre le procédé d'amélioration du gain en courant. Sur ces figures, les éléments de mme nature portent les mmes références numériques. Le composant microélectronique tétrapode 119,120,121,122 conjuguant l'effet bipolaire et 1'effet MOS, comprend des couches 103,117,118 de silicium n et p empilées pour former un transistor du type n-p-n ou p-n-p. Les couches 103,117,118 ont respectivement pour épaisseur 1 mm, 0,3 mm, 0,1 mm.
Les couches externes 118,103 forment respectivement l'émetteur 118 et le collecteur 103 dudit transistor et la couche intermédiaire 107,117 forme la base 117. Lesdites couches sont connectées électriquement par des contacts galvaniques 119,120,122 situés à l'extérieur dudit composant. Le composant comporte également une tranchée 108,113 traversant perpendiculairement les couches 103, 117,118 de silicium n et p. Ladite tranchée 108 contient un matériau électriquement polarisable, notamment un polysilicium 111. Ledit matériau électriquement polarisable est couplé par effet capacitif avec les couches 103,107-117,118 de silicium n et p situées en vis-à-vis. Ledit matériau électriquement polarisable forme la grille 113 du transistor MOS ainsi composé et est connecté électriquement à un contact galvanique 121 situé à l'extérieur dudit composant. Ledit matériau électriquement polarisable 111 est électriquement isolé des couches de silicium n et p par une couche isolante 109, notamment d'oxyde de silicium.
Dans le cas de la variante de réalisation représentée sur les figures 1 et 2 ladite couche de silicium intermédiaire 107-117 formant base entoure la couche de silicium rectangulaire formant émetteur 118 sur ses quatre côtés. La couche formant base est rectangulaire et a pour dimensions 3 mm x 2,5 mm. La couche formant émetteur est carrée et a 1,5 mm de coté. Ladite couche de silicium formant collecteur 103 entoure la couche de silicium 107-117 formant base sur trois côtés. La couche de silicium formant collecteur est de section rectangulaire et a pour dimensions 4 mm x 3,5 mm . Ladite tranchée 108, accolée aux tranches n et p 103,107-117,118, est en forme de puits de section carrée et a 0,5 mm de coté. Elle est entourée par l'émetteur 118 qu'elle traverse en son centre.
Dans la variante de réalisation représentée sur les figures 3 et 4, ladite couche de silicium intermédiaire 107-117 formant base 117 entoure sur trois côtés la couche de silicium 118 rectangulaire formant émetteur. La couche formant base est rectangulaire et a pour dimensions 3 mm x 2,5 mm. La couche formant émetteur est carrée et a 1,5 mm de coté. Ladite couche de silicium 103 formant collecteur entoure sur deux côtés la couche de silicium 107-117 formant base. La couche de silicium formant collecteur est de section rectangulaire et a pour dimensions 4 mm x 3,5 mm . Ladite tranchée 108, accolée aux tranches n et p, est disposée selon l'un des côtés de la couche de silicium 107-117 formant base. La tranchée 108 est de forme rectangulaire et a pour dimensions 0,5 mm x 2,5 mm.
Dans les cas de l'une ou l'autre de ces variantes de réalisation, : -la tension appliquée au contact galvanique 120 connecté à l'émetteur 118 est notamment comprise entre 0 Volt et 5 Volts, -la tension appliquée au contact galvanique 119 connecté à la base 107-117 est notamment comprise entre 0 Volt et 5 Volts, -la tension appliquée au contact galvanique 122 connecté au collecteur 103 est notamment comprise entre 0 Volt et 5 Volts, -la tension appliquée au contact galvanique 121 connecté à la grille 113 est notamment comprise entre 0 Volt et 5 Volts.
Dans ces conditions opératoires les gains en courant, en appliquant les procédures usuelles, sont précisés dans les tableaux ci-après.
Cas de couches silicium n-p-n superposées respectivement : TBM (npn).
<tb>
<SEP> Modes <SEP> Tension <SEP> (Vg) <SEP> Tension <SEP> Tension <SEP> Tension <SEP> Gain
<tb> <SEP> de <SEP> appliquée <SEP> (Vb) <SEP> (Ve) <SEP> (Vc) <SEP> en
<tb> fonctionneme <SEP> sur <SEP> grille <SEP> appliquée <SEP> appliquée <SEP> appliquée <SEP> courant
<tb> <SEP> nt <SEP> (121) <SEP> sur <SEP> base <SEP> sur <SEP> émetteur <SEP> sur
<tb> <SEP> (119) <SEP> (120) <SEP> collecteur
<tb> <SEP> (122)
<tb> <SEP> Bipolaire <SEP> 0 <SEP> V <SEP> 0,6 <SEP> V <SEP> 0 <SEP> V <SEP> entre <SEP> 0 <SEP> et <SEP> autour <SEP> de
<tb> <SEP> n-p-n <SEP> pur <SEP> (reference <SEP> 5V <SEP> 150
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> NMOS <SEP> pur <SEP> 1 <SEP> V <SEP> 0 <SEP> V <SEP> 0 <SEP> V <SEP> entre <SEP> 0 <SEP> et
<tb> <SEP> (référence <SEP> 5V
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> hybride <SEP> entre <SEP> 0V <SEP> et <SEP> 0,6V <SEP> 0 <SEP> V <SEP> entre <SEP> 0 <SEP> et <SEP> entre <SEP> 100 <SEP> et
<tb> <SEP> IV <SEP> (référence <SEP> 5V <SEP> 104 <SEP>
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb>
Cas de couches silicium p-n-p superposées respectivement : TBM (pnp).
<tb> <SEP> de <SEP> appliquée <SEP> (Vb) <SEP> (Ve) <SEP> (Vc) <SEP> en
<tb> fonctionneme <SEP> sur <SEP> grille <SEP> appliquée <SEP> appliquée <SEP> appliquée <SEP> courant
<tb> <SEP> nt <SEP> (121) <SEP> sur <SEP> base <SEP> sur <SEP> émetteur <SEP> sur
<tb> <SEP> (119) <SEP> (120) <SEP> collecteur
<tb> <SEP> (122)
<tb> <SEP> Bipolaire <SEP> 0 <SEP> V <SEP> 0,6 <SEP> V <SEP> 0 <SEP> V <SEP> entre <SEP> 0 <SEP> et <SEP> autour <SEP> de
<tb> <SEP> n-p-n <SEP> pur <SEP> (reference <SEP> 5V <SEP> 150
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> NMOS <SEP> pur <SEP> 1 <SEP> V <SEP> 0 <SEP> V <SEP> 0 <SEP> V <SEP> entre <SEP> 0 <SEP> et
<tb> <SEP> (référence <SEP> 5V
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> hybride <SEP> entre <SEP> 0V <SEP> et <SEP> 0,6V <SEP> 0 <SEP> V <SEP> entre <SEP> 0 <SEP> et <SEP> entre <SEP> 100 <SEP> et
<tb> <SEP> IV <SEP> (référence <SEP> 5V <SEP> 104 <SEP>
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb>
Cas de couches silicium p-n-p superposées respectivement : TBM (pnp).
<tb>
<SEP> Modes <SEP> Tension <SEP> (Vg) <SEP> Tension <SEP> Tension <SEP> Tension <SEP> Gain
<tb> <SEP> de <SEP> appliquée <SEP> (Vb) <SEP> (Ve) <SEP> (Vc) <SEP> en
<tb> fonctionneme <SEP> sur <SEP> grille <SEP> appliquée <SEP> appliquée <SEP> appliquée <SEP> courant
<tb> <SEP> nt <SEP> (121) <SEP> sur <SEP> base <SEP> sur <SEP> émetteur <SEP> sur
<tb> <SEP> (119) <SEP> (120) <SEP> collecteur
<tb> <SEP> (122) <SEP>
<tb> <SEP> Bipolaire <SEP> 0 <SEP> V-0, <SEP> 6 <SEP> V <SEP> 0 <SEP> V <SEP> entre-5V <SEP> autour <SEP> de
<tb> <SEP> n-p-n <SEP> pur <SEP> (référence <SEP> et <SEP> 0 <SEP> 100 <SEP>
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> PMOS <SEP> pur-1 <SEP> V <SEP> 0 <SEP> V <SEP> 0 <SEP> V <SEP> entre/ <SEP>
<tb> <SEP> (référence-5V <SEP> et <SEP> 0V
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> hybride <SEP> entre-IV <SEP> et-0, <SEP> 6V <SEP> 0 <SEP> V <SEP> entre <SEP> entre
<tb> <SEP> 0V <SEP> (référence-SV <SEP> et <SEP> OV <SEP> 100 <SEP> et <SEP> 104 <SEP>
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb>
Ainsi que l'on peut le constater à la lecture de ce tableau, le transistor TBM (Transistor Bipolaire-MOS) est un tétrapode qui conjugue dans la topologie physique et dans sa fonctionnalité, 1'effet bipolaire et 1'effet MOS. Ce composant présente les avantages suivants : -En fonctionnement bipolaire pur, son gain en courant est compris entre 100 et 200.
<tb> <SEP> de <SEP> appliquée <SEP> (Vb) <SEP> (Ve) <SEP> (Vc) <SEP> en
<tb> fonctionneme <SEP> sur <SEP> grille <SEP> appliquée <SEP> appliquée <SEP> appliquée <SEP> courant
<tb> <SEP> nt <SEP> (121) <SEP> sur <SEP> base <SEP> sur <SEP> émetteur <SEP> sur
<tb> <SEP> (119) <SEP> (120) <SEP> collecteur
<tb> <SEP> (122) <SEP>
<tb> <SEP> Bipolaire <SEP> 0 <SEP> V-0, <SEP> 6 <SEP> V <SEP> 0 <SEP> V <SEP> entre-5V <SEP> autour <SEP> de
<tb> <SEP> n-p-n <SEP> pur <SEP> (référence <SEP> et <SEP> 0 <SEP> 100 <SEP>
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> PMOS <SEP> pur-1 <SEP> V <SEP> 0 <SEP> V <SEP> 0 <SEP> V <SEP> entre/ <SEP>
<tb> <SEP> (référence-5V <SEP> et <SEP> 0V
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb> <SEP> hybride <SEP> entre-IV <SEP> et-0, <SEP> 6V <SEP> 0 <SEP> V <SEP> entre <SEP> entre
<tb> <SEP> 0V <SEP> (référence-SV <SEP> et <SEP> OV <SEP> 100 <SEP> et <SEP> 104 <SEP>
<tb> <SEP> des
<tb> <SEP> potentiels)
<tb>
Ainsi que l'on peut le constater à la lecture de ce tableau, le transistor TBM (Transistor Bipolaire-MOS) est un tétrapode qui conjugue dans la topologie physique et dans sa fonctionnalité, 1'effet bipolaire et 1'effet MOS. Ce composant présente les avantages suivants : -En fonctionnement bipolaire pur, son gain en courant est compris entre 100 et 200.
-En fonctionnement hybride ou mixte, son gain en courant peut tre contrôlé dans une gamme comprise entre 100 et 104 (en théorie, il peut atteindre 10').
-Dans le mode hybride, plus la tension de grille se rapproche de la tension de seuil donnée en mode MOS pur (1 V pour le TBM npn ; et-1 V pour le TBM pnp), plus le gain en courant augmente. Le gain est contrôlé par la tension appliquée sur le contact galvanique de grille. Ce qui n'est pas le cas dans le mode bipolaire pur où le gain est fixe.
On va maintenant décrire en se référant aux figures 5.1 à 5.16 une variante de réalisation du procédé de fabrication du transistor TBM représenté sur la figure 1.
On met en oeuvre les étapes ci-après décrites.
Etape 1 (figure 5.1) : on réalise un substrat de silicium 100 faiblement dope p de type Si-p ou dopé n de type Si-n. Ledit substrat est recouvert d'une couche 99 isolante d'oxyde de silicium. Cette couche isolante d'oxyde de silicium 99 est réalisée par désoxydation de l'oxyde natif du substrat puis par oxydation contrôlée pour assurer une homogénéité de la surface et un qualité de l'interface Si-SiO2.
Etape 2 (figure 5.2) : on réalise, par implantation localisée d'ions antimoine ou d'ions bore, la couche enterrée 101 de type Si-n+ ou Si-p+ du collecteur 103.
Etape 3 (figure 5.3) : on dépose sur le substrat de silicium 100 et sur la couche enterrée 101, par croissance épitaxiale, une couche 102 de silicium de type Si-p ou une couche de silicium de type Si-n.
Etape 4 (figure 5.4) : on réalise par implantation localisée d'ions antimoine ou d'ions bore, dans la couche 102 de type Si-p ou de type Si-n, un caisson 103 de silicium dopé de type Si-n ou Si-p, destiné à constituer le collecteur 103.
Etape 5 (figure 5. 5) : on réalise, par sur-oxydation en surface, les murs d'isolation 104 d'oxyde de silicium (SiO2) autour de la zone 105 prévue pour recevoir le contact galvanique 122 du collecteur et aux extrémités du composant.
Etape 6 (figure 5.6) : on réalise, par implantation localisée d'ions phosphore ou d'ions bore à la verticale de l'emplacement 105 prévu pour recevoir le contact galvanique du collecteur, le puits d'accès 106 à la couche enterrée 101 du collecteur . Ledit puits d'accès est de type Si-n+ ou Si-p+.
Etape 7 (figure 5.7) : on réalise, par implantation localisée d'ions bore ou d'ions phosphore dans le caisson 103, une couche 107 de silicium de type Si-p ou Si-n, destinée à composer la base 117.
Etape 8 (figure 5.8) : on réalise ladite tranchée 108 par gravure par ion réactif (R. I. E., Reactive Ion Etching) à la verticale de l'emplacement de la grille.
Etape 9 (figure 5.9) : par oxydation, on nappe d'une couche 109 d'oxyde de silicium les parois de ladite tranchée 108 de manière à constituer la couche diélectrique de la liaison capacitive entre la grille 113 et les couches 103,107-117, 118 n ou p du composant.
Etape 10 (figure 5.10) : on réalise, par gravure dans la couche 99 d'oxyde de silicium, des évidements 110 prévus pour recevoir la couche de silicium dopée composant l'émetteur.
Etape 11 (figure 5.11) : on dépose une couche 111 de polysilicium dans la tranchée 108 et sur la surface du composant, notamment dans lesdits évidements 110.
Etape 12 (figure 5.12) : on enlève par gravure, dans la couche de polysilicium 111, toutes les parties autres que celles 112,113 prévues pour composer l'émetteur 118 et la grille 113.
Etape 13 (figure 5.13) : on réalise, par oxydation localisée du polysilicium, des murs d'isolation 114,115 en oxyde de silicium entourant l'émetteur 118 et la grille 113.
Etape 14 (figure 5.14) : on réalise, par implantation localisée d'ions bore ou d'ions phosphore dans la couche 107 de silicium de type Si-p ou Si-n, une liaison électrique 116 de type Si-p+ ou Si-n+ entre la base 117 de type Si-p ou Si-n et le contact galvanique 119 de la base.
Etape 15 (figure 5.15) : on procède à un recuit thermique du composant à une température de 1050 C telle que les atomes dopants, contenus dans le polysilicium, diffusent dans la couche de silicium de type Si-p ou Si-n. On réalise ainsi, l'émetteur 118 de type Si-n+ ou Si-p+.
Etape 16 (figure 5.16) : on met en place les contacts galvaniques 119,120,121, 122 de la base 117, de l'émetteur 118, de la grille 113, du collecteur 103.
De préférence, on réalise les contacts galvaniques 119,120,121,122 en procédant
-à l'ouverture des zones de contact de la base 107-117 et du collecteur 103106, notamment en gravant l'oxyde de silicium (masquage suivi d'une attaque chimique),
-à un dépôt de titane ou de tungsten sur toute la surface du composant,
-un recuit thermique pour réaliser les siliciures de titane ou de tungsten assurant les contacts métal-silicium,
-une gravure sélective du titane ou du tungsten à l'emplacement des zones de dépôt situées au dessus de l'oxyde de silicium.
-à l'ouverture des zones de contact de la base 107-117 et du collecteur 103106, notamment en gravant l'oxyde de silicium (masquage suivi d'une attaque chimique),
-à un dépôt de titane ou de tungsten sur toute la surface du composant,
-un recuit thermique pour réaliser les siliciures de titane ou de tungsten assurant les contacts métal-silicium,
-une gravure sélective du titane ou du tungsten à l'emplacement des zones de dépôt situées au dessus de l'oxyde de silicium.
Claims (12)
1. Procédé pour améliorer les performances, notamment le gain en courant, d'un composant bipolaire, ledit procédé étant caractérisé en ce qu'il comprend l'étape de créer, dans un transistor bipolaire comportant des jonctions n-p-n (ou p-n-p), un effet canal (un effet MOS) selon une direction sensiblement perpendiculaire aux plans des jonctions n-p et p-n.
(de sorte que les porteurs de charges positives ou négatives circulent selon kzdite direction et que les densités de courant électrique varient dans le volume du transistor)
2. Procédé selon la revendication 1 tel que pour créer ledit effet canal dans un transistor bipolaire composé de couches n et p empilées,
-on applique une tension de polarisation sur au moins une tranche des couches n et p empilées.
3. Procédé selon la revendication 2 tel que
-on applique ladite tension de polarisation sur au moins l'une des faces d'une tranchée (108) perpendiculaire aux plan des couches n et p empilées.
4. Procédé selon la revendication 2 tel que
-on applique ladite tension de polarisation sur les faces d'un puits traversant perpendiculairement les couches n et p empilées.
5. Procédé selon l'une quelconque des revendications 2 à 4 tel que
-on applique une tension de polarisation dont la valeur est sensiblement comprise entre 0 Volt et 5 Volts.
6. Composant microélectronique tétrapode conjuguant 1'effet bipolaire et 1'effet MOS, caractérisé en ce qu'il comprend :
-des couches de silicium n et p empilées pour former un transistor du type np-n ou p-n-p ; les couches externes formant respectivement l'émetteur (118) et le collecteur (103) dudit transistor et la couche intermédiaire formant la base (117) ; lesdites couches étant connectées électriquement à des contacts galvaniques (119, 120,122) situés à l'extérieur dudit composant,
-une tranchée (108) traversant perpendiculairement au moins deux des couches contiguës de silicium n et p ; ladite tranchée (108) contenant un matériau électriquement polarisable, notamment un polysilicium ; ledit matériau électriquement polarisable étant couplé par effet capacitif avec les couches de silicium n et p situées en vis-à-vis ; ledit matériau électriquement polarisable formant la grille (113) du transistor MOS ainsi composé et étant connecté électriquement à un contact galvanique (121) situé à l'extérieur dudit composant.
7. Composant microélectronique selon la revendication 6, tel que
-ledit matériau électriquement polarisable est électriquement isolé des couches de silicium n et p par une couche isolante (109), notamment d'oxyde de silicium.
8. Composant microélectronique tétrapode selon l'une quelconque des revendications 6 ou 7 tel que
-ladite couche de silicium intermédiaire formant base (117) entoure sur trois côtés la couche de silicium rectangulaire formant émetteur (118),
-ladite couche de silicium formant collecteur (103) entoure sur deux côtés la couche de silicium formant base (117),
-ladite tranchée (108), accolée aux tranches n et p, est disposée selon l'un des côtés de la couche de silicium formant base.
9. Composant microélectronique tétrapode selon l'une quelconque des revendications 6 ou 7 tel que
-ladite couche de silicium intermédiaire formant base (117) entoure la couche de silicium rectangulaire formant émetteur (118) sur ses quatre côtés,
-ladite couche de silicium formant collecteur (103) entoure la couche de silicium formant base (117) sur ses trois cotés,
-ladite tranchée (108), accolée aux tranches n et p, est en forme de puits et est entourée par l'émetteur (118) qu'elle traverse.
10. Composant microélectronique tétrapode selon l'une quelconque des revendications 5 à 8 tel que
-la tension appliquée au contact galvanique connecte à l'émetteur (118) est notamment comprise entre 0 Volt et 5 Volts,
-la tension appliquée au contact galvanique connecté à la base (117) est notamment comprise entre 0 Volt et 5 Volts,
-la tension appliquée au contact galvanique connecté au collecteur (103) est notamment comprise entre 0 Volt et 5 Volts,
-la tension appliquée au contact galvanique connecté à la grille (113) est notamment comprise entre 0 Volt et 5 Volts, (de sorte que le gain est compris entre 100 et 104).
11. Procédé de fabrication d'un composant microélectronique tétrapode conjuguant 1'effet bipolaire et 1'effet MOS, comprenant :
-des couches de silicium n et p (103,117,118) empilées pour former un transistor bipolaire du type n-p-n ou p-n-p ; les couches externes formant respectivement l'émetteur (118) et le collecteur (103) dudit transistor et la couche intermédiaire formant la base (117) ; lesdites couches étant connectées électriquement à des contacts galvaniques (119,120,122) situés à l'extérieur dudit composant (1) et isolés par des murs d'isolation en oxyde de silicium,
-une tranchée (108) traversant perpendiculairement au moins deux des couches contiguës de silicium n et p ; ladite tranchée (108) contenant un matériau électriquement polarisable, notamment un polysilicium ; ledit matériau électriquement polarisable étant couplé par effet capacitif avec les couches de silicium n et p situées en vis-à-vis ; ledit matériau électriquement polarisable formant la grille (113) du transistor MOS ainsi composé et étant connecté électriquement à un contact galvanique (121) situé à l'extérieur dudit composant (1), ledit procédé étant caractérisé en ce que, pour fabriquer le composant microélectronique tétrapode (1), on met en oeuvre au moins certaines des étapes suivantes, connues en soi, entrant dans la fabrication des composants transistors tels que des BICMOS et des composants mémoires tels que des DRAM (Dynamique
Random Access Memory), en procédant comme suit ;
-1) on réalise un substrat de silicium (100) faiblement dope p de type Si-p ou dopé n de type Si-n, ledit substrat étant recouvert d'une couche isolante d'oxyde de silicium (99),
-2) on réalise, par implantation localisée d'ions antimoine ou d'ions bore, la couche enterrée (101) de type Si-n'ou Si-p'du collecteur (103),
-3) on dépose sur le substrat de silicium (100) et sur la couche enterrée (101), parcroissanceépitaxiale, unecouche (102) de silicium de type Si-p ou une couche de silicium de type Si-n,
-4) on réalise, par implantation localisée d'ions antimoine ou d'ions bore, dans la couche (102) de type Si-p ou de type Si-n, un caisson (103) de silicium dopé de type Si-n ou Si-p, destiné à constituer le collecteur (103),
-5) on réalise, par sur-oxydation en surface, les murs d'isolation (104) d'oxyde de silicium (SiO2) autour de la zone (105) prévue pour recevoir le contact galvanique (122) du collecteur (103) et aux extrémités du composant,
-6) on réalise, par implantation localisée d'ions phosphore ou d'ions bore à la verticale de l'emplacement (105) prévu pour recevoir le contact galvanique (122) du collecteur (103), un puits d'accès (106) à la couche enterrée (101) du collecteur (103) ; ledit puits d'accès étant de type Si-n+ ou Si-p+,
-7) on réalise, par implantation localisée d'ions bore ou d'ions phosphore dans le caisson (103), une couche (107) de silicium de type Si-p ou Si-n, destinée à composer la base (117),
-8) on réalise ladite tranchée (108) par gravure par ion réactif (R. I. E.,
Reactive Ion Etching) à la verticale de l'emplacement de la grille (113),
-9) par oxydation, on nappe d'une couche (109) d'oxyde de silicium les parois de ladite tranchée (108), (de manière à constituer la couche diélectrique de la liaison capacitive entre la grille (113) et les couches (102, 107, 118) du composant),
-10) on réalise, par gravure dans la couche d'oxyde de silicium (99), des évidements (110) prévus pour recevoir la couche de silicium dopée composant l'émetteur (118),
-11) on dépose une couche de polysilicium (111) dans la tranchée (108) et sur la surface du composant (1), notamment dans lesdits évidements (110),
-12) on enlève, par gravure, dans la couche de polysilicium (111), toutes les parties autres que celles (112,113) prévues pour composer l'émetteur (118) et la grille (113),
-13) on réalise, par oxydation localisée du poysilicium, des murs (114,115) d'isolation en oxyde de silicium entourant l'émetteur (118) et la grille (113),
-14) on réalise, par implantation localisée d'ions bore ou d'ions phosphore dans la couche (107) de silicium de type Si-p ou Si-n, une liaison électrique (116) de type Si-p+ ou Si-n+ entre la base (117) de type Si-p ou Si-n et le contact galvanique (119) de la base (117),
-15) on procède à un recuit thermique du composant à une température telle que les atomes dopants contenus dans le polysilicium (111) diffusent dans la couche (107) de silicium de type Si-p ou Si-n, de manière à réaliser l'émetteur (118) de type Si-n+ ou Si-p+,
-16) on met en place les contacts galvaniques (119,120,121,122) de la base (117), de l'émetteur (118), de la grille (113), du collecteur (103).
12. Procédé selon la revendication 10 tel que pour réaliser les contacts galvaniques (119,120,121,122) on procède :
-à l'ouverture des zones de contact de la base et du collecteur, notamment en gravant l'oxyde de silicium (masquage suivi d'une attaque chimique),
-au dépôt de titane ou de tungsten sur toute la surface du composant,
-un recuit thermique pour réaliser les siliciures de titane ou de tungsten assurant les contacts métal-silicium,
-une gravure sélective du titane ou du tungsten à l'emplacement des zones de dépôt situées au dessus de l'oxyde de silicium.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9812965A FR2784503A1 (fr) | 1998-10-13 | 1998-10-13 | Composant elementaire micro-electronique conjuguant l'effet bipolaire et l'effet mos, procede de fabrication d'un tel composant |
| PCT/FR1999/002485 WO2000022678A1 (fr) | 1998-10-13 | 1999-10-13 | Composant elementaire micro-electronique conjuguant l'effet bipolaire et l'effet mos, procede de fabrication d'un tel composant |
| AU62069/99A AU6206999A (en) | 1998-10-13 | 1999-10-13 | Elementary microelectronic component combining bipolar effect with mos effect, method for making same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9812965A FR2784503A1 (fr) | 1998-10-13 | 1998-10-13 | Composant elementaire micro-electronique conjuguant l'effet bipolaire et l'effet mos, procede de fabrication d'un tel composant |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2784503A1 true FR2784503A1 (fr) | 2000-04-14 |
Family
ID=9531625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9812965A Withdrawn FR2784503A1 (fr) | 1998-10-13 | 1998-10-13 | Composant elementaire micro-electronique conjuguant l'effet bipolaire et l'effet mos, procede de fabrication d'un tel composant |
Country Status (3)
| Country | Link |
|---|---|
| AU (1) | AU6206999A (fr) |
| FR (1) | FR2784503A1 (fr) |
| WO (1) | WO2000022678A1 (fr) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011089179A1 (fr) | 2010-01-22 | 2011-07-28 | Stmicroelectronics Sa | Dispositif electronique, en particulier de protection contre les décharges électrostatistiques, et procédé de protection d'un composant contre des décharges électrostatiques |
| US8786989B2 (en) | 2010-08-26 | 2014-07-22 | Stmicroelectronics Sa | Electronic device comprising a buffer and means for protecting against electrostatic discharges |
| US9614367B2 (en) | 2013-09-13 | 2017-04-04 | Stmicroelectronics Sa | Electronic device for ESD protection |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507878A (ja) * | 2003-09-30 | 2007-03-29 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ハイブリッドバイポーラｍｏｓトレンチゲート半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
| EP0657944A2 (fr) * | 1993-12-09 | 1995-06-14 | Nortel Networks Corporation | Transistor à jonction bipolaire latéral à commande par porte et sa méthode de fabrication |
| US5776813A (en) * | 1997-10-06 | 1998-07-07 | Industrial Technology Research Institute | Process to manufacture a vertical gate-enhanced bipolar transistor |
-
1998
- 1998-10-13 FR FR9812965A patent/FR2784503A1/fr not_active Withdrawn
-
1999
- 1999-10-13 WO PCT/FR1999/002485 patent/WO2000022678A1/fr active Application Filing
- 1999-10-13 AU AU62069/99A patent/AU6206999A/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
| EP0657944A2 (fr) * | 1993-12-09 | 1995-06-14 | Nortel Networks Corporation | Transistor à jonction bipolaire latéral à commande par porte et sa méthode de fabrication |
| US5776813A (en) * | 1997-10-06 | 1998-07-07 | Industrial Technology Research Institute | Process to manufacture a vertical gate-enhanced bipolar transistor |
Non-Patent Citations (3)
| Title |
|---|
| MOERSCHEL K G ET AL: "BEST: A BICMOS-COMPATIBLE SUPER-SELF-ALIGNED ECL TECHNOLOGY", PROCEEDINGS OF THE CUSTOM INTEGRATED CIRCUITS CONFERENCE, BOSTON, MAY 13 - 16, 1990, no. CONF. 12, 13 May 1990 (1990-05-13), INSTITUTE OF ELECTRICAL AND ELECTRONICS ENGINEERS, pages 1831 - 1834, XP000167730 * |
| R.J. MILLER: "Depressed Base Transistor. August 1980.", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 23, no. 3, August 1980 (1980-08-01), New York, US, pages 1012 - 1016, XP002105726 * |
| R.L. AYERS, P.H. SMITH AND G.B. STEPHENS: "PNP Junction Field Effect Transistor. August 1976.", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 19, no. 3, August 1976 (1976-08-01), New York, US, pages 984 - 985, XP002105748 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011089179A1 (fr) | 2010-01-22 | 2011-07-28 | Stmicroelectronics Sa | Dispositif electronique, en particulier de protection contre les décharges électrostatistiques, et procédé de protection d'un composant contre des décharges électrostatiques |
| US9019666B2 (en) | 2010-01-22 | 2015-04-28 | Stmicroelectronics S.A. | Electronic device, in particular for protection against electrostatic discharges, and method for protecting a component against electrostatic discharges |
| US8786989B2 (en) | 2010-08-26 | 2014-07-22 | Stmicroelectronics Sa | Electronic device comprising a buffer and means for protecting against electrostatic discharges |
| US9614367B2 (en) | 2013-09-13 | 2017-04-04 | Stmicroelectronics Sa | Electronic device for ESD protection |
Also Published As
| Publication number | Publication date |
|---|---|
| AU6206999A (en) | 2000-05-01 |
| WO2000022678A1 (fr) | 2000-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5410176A (en) | Integrated circuit with planarized shallow trench isolation | |
| KR100745518B1 (ko) | Ｃｍｏｓ 웰 구조 및 그 ｃｍｏｓ 웰 형성 방법 | |
| KR100621714B1 (ko) | 에피 매설층을 갖는 트랜치 커패시터 | |
| CN100411180C (zh) | 半导体结构及制造半导体结构的方法 | |
| KR100735654B1 (ko) | 디커플링 캐패시터 및 그 제조 방법 | |
| US4478655A (en) | Method for manufacturing semiconductor device | |
| US5422296A (en) | Process for forming a static-random-access memory cell | |
| US7642566B2 (en) | Scalable process and structure of JFET for small and decreasing line widths | |
| JP3431734B2 (ja) | Ｓｏｉ形電界効果トランジスタおよびその製造方法 | |
| US4951102A (en) | Trench gate VCMOS | |
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| US7939863B2 (en) | Area efficient 3D integration of low noise JFET and MOS in linear bipolar CMOS process | |
| KR20030032836A (ko) | 수직형 디바이스 집적화를 사용하여 자기정렬 ｃｍｏｓ인버터를 형성하는 방법 | |
| US20160013205A1 (en) | Dual sti integrated circuit including fdsoi transistors and method for manufacturing the same | |
| US20020022354A1 (en) | Method of doping a gate and creating a very shallow source/drain extension and resulting semiconductor | |
| JPH021164A (ja) | 埋込みトランジスタ・コンデンサの形成方法 | |
| US5179038A (en) | High density trench isolation for MOS circuits | |
| US6696349B2 (en) | STI leakage reduction | |
| Neudeck et al. | Multiple layers of silicon-on-insulator for nanostructure devices | |
| US5250461A (en) | Method for dielectrically isolating integrated circuits using doped oxide sidewalls | |
| US4547793A (en) | Trench-defined semiconductor structure | |
| JPH0799259A (ja) | 縦型バイポーラトランジスタを有するＢｉ−ＣＭＯＳ ＳＯＩ構造及びその製造方法 | |
| EP0272491A2 (fr) | Isolation formée dans une rainure profonde comportant un contact de surface sur le substrat | |
| US4947227A (en) | Latch-up resistant CMOS structure | |
| US6355531B1 (en) | Method for fabricating semiconductor devices with different properties using maskless process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |