FR2783972A1 - Cellule memoire non volatile, auto-alignee, sans contact et a surface reduite - Google Patents
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Abstract
L'invention concerne une cellule à mémoire non volatile, comportant un point mémoire du type à grille flottante (58), une zone de source, une zone de drain ne zone de canal et une grille de commande (68), la grille flottante comportant un pavé de silicium polycristallin et une couche (58, 64) de silicium polycristallin, formée et gravée au-dessus du pavé de silicium polycristallin, en contact électrique avec celui-ci..
Description
CELLULE MEMOIRE NON VOLATILE, AUTO-ALIGNEE, SANS
CONTACT ET A SURFACE REDUITE
Domaine technique et art antérieur L'invention concerne la réalisation de points mémoires, non volatils, du type PROM, EPROM, EEPROM ou
FLASH EPROM.
La plupart des cellules mémoires non volatiles sont aujourd'hui réalisées avec une structure dite en T comportant une double grille (grille flottante et grille de commande pour la ligne de mot), une zone de source et une zone de drain contactée à la ligne de bit. Cette cellule a une surface de l'ordre de 9 fois le carré de la dimension minimale imprimable par l'outil de lithographie correspondant à la génération technologique du moment (actuellement, la dimension
minimum est de 0,25 pm).
Chaque point mémoire comporte un demi-contact de ligne de bit (un contact partagé entre deux cellules adjacentes). Avec la réduction constante des règles de dessin et l'augmentation continue des densités d'intégration (16 Mbits, voire récemment 64 Mbits et 256 Mbits), cette cellule en T devient difficile à réaliser, et le nombre toujours plus important de contacts (déjà plusieurs millions aujourd'hui), entraîne une défectuosité non négligeable, et donc une
perte de rendement.
D'autres cellules ont déjà été proposées pour résoudre le problème du nombre de contacts dans un plan
mémoire non volatile.
La cellule dite NAND de Toshiba permet de partager un contact entre 16 cellules, au lieu de 2 dans la cellule en T. La cellule AND d'Hitachi permet aussi de réduire le nombre de contacts par plan mémoire. Ces cellules sont mises en série et nécessitent un mode d'adressage et d'écriture très particulier. Elles sont généralement plus lentes que la cellule en T. La cellule AMG proposée par R. Kazerounian et al. (Publiée à la conférence IEDM 1991, cf. IEDM91 Technical Digest, p. 311) permet elle aussi de réduire le nombre de contacts dans le plan mémoire, en symétrisant zone de source et zone de drain. Pour cela, un transistor de sélection est inséré toutes les 64 cellules. Chaque ligne de bit se partage entre deux lignes de diffusion, permettant ainsi à chaque ligne de diffusion de devenir tantôt drain, tantôt source. Cette
modification se fait grâce au transistor de sélection.
La densité d'intégration est ainsi améliorée, puisque, le pas du niveau métal peut être réduit, mais la complexité est reportée au niveau adressage puisque pour sélectionner une cellule, il faut adresser à la fois la grille, la source et le drain, alors que, dans une cellule en T, la source est commune et reliée en permanence à la masse du circuit. Il s'en suit une complexité accrue des modes de polarisation du plan mémoire: par exemple, toutes les lignes de bit situées à gauche de la source de la cellule sélectionnée doivent être polarisées à la masse, tandis que toutes celles situées à droite du drain de la cellule sélectionnées doivent être polarisées à Vdd. La périphérie du plan mémoire est donc plus complexe et occupe, en conséquence, une surface plus importante, proportionnellement, que celle occupée par une mémoire disposant de cellules en T. La cellule dite " split gate " proposée par Boaz Eitan en 1987 (US-4 639,893) permet également de réduire le nombre de contacts dans le plan mémoire. De plus, la grille de contrôle est réalisée de telle façon que le point mémoire est composé de deux transistors en série: le transistor de stockage à double grille (grille de commande et grille flottante) et un transistor de sélection, la grille de commande étant commune aux deux transistors. Cette configuration permet d'éliminer le problème de conduction parasite de cellules se trouvant sur la même ligne de bit que la cellule adressée en ligne de mot (problème appelé " drain turn-on " en anglais). Ici aussi, l'adressage d'un point mémoire nécessite le décodage de la grille, de la source et du drain. Le problème de la complexité de l'adressage se pose alors, ainsi que celui de la surface occupée par la circuiterie périphérique,
nécessaire pour gérer cet adressage multiple.
Exposé de l'invention La présente invention a pour but de proposer un dispositif mémoire non volatile permettant de résoudre
les problèmes exposés ci-dessus.
Pour atteindre ce but, l'invention a plus précisément pour objet un dispositif de mémoire avec une pluralité de cellules de mémoire non volatile comportant chacune une grille flottante, une zone de source et une zone de drain, autoalignées par rapport à la grille flottante, une zone de canal et une grille de commande, la grille flottante comportant un pavé de silicium polycristallin et une couche de silicium polycristallin, formée et gravée au-dessus du pavé de silicium polycristallin, en contact électrique avec celui-ci, et dans lequel les cellules de mémoire sont agencées en lignes et en colonnes selon un motif en quinconce. Chaque cellule mémoire est donc réalisée par un empilement croisé d'un premier niveau de silicium polycristallin, et d'un second niveau de silicium polycristallin.
Les zones de source et de drain sont auto-
alignées par rapport aux pavés de silicium polycristallin: en effet, le premier niveau de silicium polycristallin permet de définir, par exemple, des lignes de diffusion N+ constituant lesdites zones
de source et de drain.
La couche de silicium polycristallin déborde de
part et d'autre du pavé de silicium polycristallin, au-
dessus des zones de source et de drain.
La grille de commande est séparée et isolée de la couche de silicium polycristallin par une première
couche diélectrique.
Une deuxième couche de matériau diélectrique est déposée par dessus la grille de commande. Des premières lignes métalliques, dites lignes de bits, peuvent être formées par dessus la deuxième couche de
matériau diélectrique.
Une troisième couche de matériau diélectrique est ensuite déposée par dessus les premières lignes métalliques et des secondes lignes métalliques, dites lignes de mots, peuvent être formées par dessus la
troisième couche de matériau diélectrique.
Le dispositif à mémoire non volatile selon l'invention comporte une pluralité de cellules selon le
mode de réalisation décrit ci-dessus.
Ces cellules sont disposées en lignes et en colonnes, suivant un motif en quinconce comparable à un damier. Cette configuration en quinconce est telle que, les zones de source des cellules disposées suivant une même colonne forment une zone continue du point de vue électrique. L'invention a également pour objet un procédé de réalisation d'une cellule à mémoire non volatile, comportant un point mémoire du type à grille flottante, une zone de source, une zone de drain, une zone de canal et une grille de commande, la grille flottante étant réalisée par: - dépôt et gravure d'une première couche de silicium polycristallin, de manière à former un pavé d'un premier niveau de silicium polycristallin, - dépôt et gravure d'une deuxième couche de silicium polycristallin, par dessus le pavé de premier niveau de silicium polycristallin et en contact électrique avec celui-ci, de manière à former une couche d'un
second niveau de silicium polycristallin.
La réalisation du pavé du premier niveau de silicium polycristallin peut comporter: - une première étape de formation d'une bande de silicium polycristallin, suivant une première direction, - une deuxième étape de gravure de la bande de silicium polycristallin, selon une deuxième direction perpendiculaire à la première, de manière à dégager
le pavé de silicium.
En outre, ce procédé peut comporter, entre les première et deuxième étapes, une étape de réalisation des zones de source et de drain, autoalignées par
rapport à la bande de silicium polycristallin.
Ce procédé peut en outre comporter, après la deuxième étape de gravure de la bande de silicium, une étape de réalisation de zones d'isolement des zones de
source et de drain, ces zones d'isolement étant auto-
alignées par rapport aux zones de source, de drain et
par rapport au pavé de silicium polycristallin.
L'invention a également pour objet un procédé de réalisation d'un dispositif à mémoire non volatile, comportant une pluralité de cellules à mémoire non volatile, chaque cellule étant réalisée selon un
procédé tel que défini ci-dessus.
Les cellules sont avantageusement disposées en lignes et en colonnes, suivant une configuration en damiers. En particulier, les zones de source des cellules d'une même colonne peuvent être réalisées
selon une zone continue du point de vue électrique.
L'invention permet à la fois de réaliser un point mémoire complètement auto-aligné, sans réalisation de trous de contact, et dont la surface est directement donnée par le produit du pas d'un niveau de silicium polycristallin en X, par le double du pas du niveau de grille en Y. De plus, la source de chaque point mémoire est reliée à la masse du circuit et ne nécessite donc pas de décodage particulier (du fait de la source commune) ce qui simplifie considérablement la circuiterie externe au plan mémoire, nécessaire pour gérer l'adressage des cellules ainsi que la lecture des
informations qui s'y trouvent.
La cellule mémoire est réalisée par le croisement d'un niveau de silicium polycristallin, qui permet de prédéfinir les lignes de diffusion N+, et d'un autre niveau de silicium polycristallin qui définit les grilles de commande du plan mémoire. La cellule occupe en X un double pas de silicium polycristallin. L'élimination sélective d'une portion de silicium polycristallin, toutes les deux lignes, et ce de manière décalée en Y (grâce à un masque de résine en damiers) permet d'assurer une continuité électrique entre les zones de diffusion N+ destinées à former la
source des cellules.
Brève description des figures
De toute façon, les caractéristiques et avantages de l'invention apparaîtront mieux à la
lumière de la description qui va suivre. Cette
description porte sur les exemples de réalisation,
donnés à titre explicatif et non limitatif, en se référant à des dessins annexés sur lesquels: - Les figures lA à 7C représentent des étapes d'un procédé de réalisation d'un dispositif selon l'invention, les figures référencées A représentant chacune une vue de dessus, les figures référencées B (respectivement C) représentant chacune une vue en coupe selon le plan AA' (respectivement BB') de la
figure A correspondante.
- Les figures 8A et 8B représentent un dispositif selon l'invention, comportant une pluralité de points mémoire disposés en damier, en vue de dessus (figure 8A) et selon un schéma électrique simplifié
(Figure 8B).
- Les figures 9 et 10 représentent un dispositif selon l'invention, avec 20 points mémoire en
damier, en vue de dessus.
Description détaillée de modes de réalisation de
l'invention Une première étape de réalisation d'un dispositif conforme à l'invention est illustrée sur les
figures 1A à 1C.
Sur un substrat 2 semiconducteur, par exemple du silicium de type P, on réalise une couche 4 d'oxyde de grille, par exemple par oxydation thermique du substrat semi-conducteur. Ensuite, une couche de silicium polycristallin est déposée et dopée, par dessus la couche de grille 4. Cette couche de silicium polycristallin est gravée, par photolithogravure, pour
définir des bandes 6, 8, 10, 12 d'un niveau polyl.
Des jonctions N+ 14, 16, 18, 20, 22 sont ensuite réalisées, par exemple par implantation ionique d'arsenic. Ces jonctions sont auto-alignées par rapport aux bandes 6, 8, 10, 12 de polyl et permettront de définir les zones de source et de drain, séparées par
des zones de canal 17, 19, 21, 23.
Les contacts de source et de drain sont
répartis en dehors du plan mémoire.
Dans une seconde étape (figures 2A-2C), un deuxième réseau, perpendiculaire au premier, est réalisé, par exemple par photolithographie, de façon à définir des carrés de silicium polycristallin 24, 26, 28, 30, 32, en damiers alternés. Cette étape est réalisée à l'aide de masques de résine 25, 27, 29, 31, 33, 35 (figure 2A). Sur la figure 2B, les références 38, 40 désignent respectivement les empreintes du masque de résine dans la couche d'oxyde de grille 4 et les empreintes du pavé de silicium polycristallin gravé. Le masque de résine est ensuite éliminé par
toute technique connue.
Dans une troisième étape (figures 3A-3C), les jonctions sont isolées. A cette fin, on réalise par exemple une implantation ionique de type P. Ce peut être une implantation ionique pleine tranche d'ions bore, suivie d'un recuit thermique. On réalise ainsi des jonctions 44, 46, 48, 50 de type P+, auto-alignées par rapport aux jonctions N+ 14, 16, 18, 20, 22 et aux
pavés de silicium polycristallin 24, 26, 28,30,32.
Dans une quatrième étape (figures 4A-4C), on procède à un second dépôt de silicium polycristallin
(poly2).
A cette fin, on réalise d'abord le dépôt d'une couche 52 de diélectrique épais (par exemple, en SiO2 dopé au phosphore). Cette couche peut avantageusement être densifiée par un recuit. Elle subit ensuite une planarisation mécano-chimique, avec arrêt sur les pavés
de silicium polycristallin 28, 32 (figure 4B).
On réalise ensuite un dépôt, par technique CVD, et par dopage, d'une deuxième couche fine de silicium polycristallin (poly2). Cette couche est en contact
électrique avec les pavés 28, 32 de polyl.
Cette couche est gravée, par exemple par photolithogravure et à l'aide d'un masque 54 de résine avec un arrêt sur le diélectrique planarisé 52. On obtient ainsi, au-dessus de chaque pavé 28, 32 de silicium, et en contact électrique avec lui, une couche gravée 56, 58, 60, 62, 64. Cette couche gravée déborde de part et d'autre du pavé correspondant, au- dessus des zones de source et de drain. Chaque ensemble polyl +
poly2 forme la grille flottante d'un point mémoire.
Dans une cinquième étape (figures 5A, 5B, 5C), on réalise une grille de commande de chaque point mémoire. A cet effet on dépose une couche 66 de diélectrique interpoly par technique CVD, de type N-O ou O-N-O. Puis, une troisième couche 68, 70, 72 de silicium polycristallin (niveau poly3) est réalisée, par exemple par dépôt CVD et dopage. Cette troisième couche de silicium polycristallin subit une étape de photolithogravure avec arrêt sur le diélectrique interpoly 66. Ce niveau poly3 forme, après gravure, la
grille de commande du point mémoire.
On procède ensuite, dans une sixième étape (figures 6A-6C), à la réalisation des lignes de bits des points mémoires. A cette fin, on dépose un diélectrique épais 76 destiné à réaliser l'isolation diélectrique entre le niveau poly3 et le métal des lignes de bits. Ce diélectrique subit une opération de
planarisation mécano-chimique.
Puis, par photolithographie, on réalise des trous de contact, destinés à reprendre les contacts électriques sur les jonctions N+ et sur le niveau poly3. On dépose ensuite une première couche de métallisation. Cette couche est gravée, par exemple par photolithogravure, pour réaliser le premier niveau de métallisation (métal 1) destiné à former, en particulier, les lignes de bits 78, 80, 82, 84, 86 des
points mémoires.
Puis, on procède à la réalisation du shunt électrique des grilles de commande en poly3. A cette fin (figures 7A, 7B, 7C) on dépose une nouvelle couche de diélectrique épais 90, destinée à réaliser une isolation diélectrique entre les niveaux de métal 1 et le niveau de métal 2. Ce diélectrique subit une planarisation mécano-chimique. On procède ensuite à une photolithogravure de vias de contacts destinée à reprendre des contacts métalliques sur le niveau de métal 1. Une deuxième couche de métallisation 92 est ensuite déposée. Cette couche est gravée, par exemple par photolithogravure, pour réaliser le deuxième niveau de métallisation (métal 2: bandes 92, 94, 96) destiné à former, en particulier, le shunt électrique des
grilles de commande du niveau poly3.
La figure 8A représente, en vue de dessus, un dispositif selon l'invention, avec plusieurs cellules mémoires disposées en damier. Les cellules mémoires sont obtenues par le procédé qui a été décrit ci- dessus
en liaison avec les figures lA à 7C.
Sur la figure 8A, les références 100, 104, 108 désignent des lignes de source (masse). Les références 102, 106 désignent des lignes de bits, tandis que les références 110, 112, 114 représentent des lignes de mots. Les cellules mémoires, disposées en damier, sont désignées par les références 116, 118, 120, 122, 124,
126.
Des exemples de mode d'accès à différentes cellules vont être donnés, à l'aide du schéma de la figure 8B: 1. Mode d'accès à la cellule 116: On réalise une polarisation de la grille de commande de cette cellule par la ligne de mots 110. La ligne de source est mise à la masse. Le drain de la cellule est
polarisé par la ligne de bits 102.
2. Mode d'accès à la cellule 126: La grille de commande de cette cellule est polarisée par la ligne de mots 112. Puis la ligne de source 108 est mise à la masse. Le drain de la cellule est ensuite polarisé par la ligne de bits 106. 3. Mode d'accès à la cellule 124: La grille de commande de cette cellule est polarisée par la ligne de
mots 114. La ligne de source 104 est mise à la masse.
Le drain de la cellule est polarisé par la ligne de
bits 106.
Le mode de programmation en écriture d'une
cellule, par exemple la cellule 116, est le suivant.
On applique une forte tension positive Vpp sur la ligne de mots 110. La ligne de source 100 est mise, ou maintenue à la masse. On applique une tension de programmation positive sur la ligne de bits 102. Il en résulte une mise en conduction-saturation du transistor de la cellule 116, et une injection de porteurs chauds dans la grille flottante de cette cellule. Aucune autre cellule voisine n'est mise en conduction: la cellule 122 est sur la ligne de mots 110, mais est connectée à la ligne de bits 106, qui est non polarisée; la cellule 120 est sur la même ligne de bits 102, mais est
connectée à la ligne de mots 112 qui est non polarisée.
Le mode de lecture d'une cellule, par exemple la cellule 116, est le suivant. On applique une tension nominale positive VXc sur la ligne de mots 110, et on met, ou on maintient, la ligne de source 100 à la masse. Il en résulte une mise en conduction faible du transistor de la cellule 116, et une lecture d'un courant électrique sur la ligne de bits 102, si la cellule 116 n'est pas programmée. Si elle est déjà programmée un courant électrique nul est lu. Aucune autre cellule voisine n'est mise en conduction: la cellule 122 est sur la même ligne de mots 110 mais est connectée à une ligne de bits 106, non polarisée; la cellule 120 est sur la même ligne de bits 102, mais est
connectée à la ligne de mots 112 qui est non polarisée.
Le mode de programmation en effacement d'une cellule, par exemple la cellule 116, est le suivant. On applique une tension nulle, ou faiblement négative, sur la ligne de mots 110, puis une tension forte (ou moyenne) positive, sur la ligne de source 100. La ligne de bits 102 n'est pas polarisée. Dans le cas de non décodage de la source, toutes les lignes de source sont toujours connectées à la masse ou à la tension d'effacement. Toutes les cellules connectées à la même ligne de mots sont alors effacées. S'il y a décodage de la source, il est alors possible de ne mettre à la masse (ou à la tension d'effacement) que la cellule adressée (ici: la cellule 116). Dans ce cas, l'effacement est sélectif et seule la cellule 116 est effacée (fonctionnement de type EEPROM). Il convient de préciser qu'un dispositif de décodage pour connecter la source à la masse n'est pas nécessaire. En effet, c'est
par son dessin que la source est connectée à la masse.
Les figures 9 et 10 représentent, en vue de dessus, des dispositifs réalisés par la technique décrite ci-dessus, et comportant chacun quatre plans mémoires, dont en fait un seul est représenté entièrement. Sur ces deux figures, les références 130, 132, 134, 136 désignent des lignes de bits, la référence 138 désignant une ligne de source partagée entre les quatre plans mémoires. Les cellules mémoires sont représentées par des hachures, et sont bien disposées en damiers. Sur la figure 9, les références 140, 142, 144, 146 désignent des mini-zones d'oxyde de champ réalisées par exemple par oxydation thermique localisée du silicium ou par isolement en tranchées (shallow Trench Isolation), tandis que les références 148, 150, 152, 156, désignent, sur la figure 10, des zones d'isolation entre lignes de bits et sources. Ces zones d'isolation, de type P+, sont définies lors de la lithogravure du niveau polyl. Sur ces deux figures, des zones de drain commun sont désignées, en correspondance avec chaque ligne de bits, par les références 131, 133,
135, 137.
La surface d'une cellule classique, en T, est définie par: - le pas en X qui est le pas du premier niveau de métal, et qui est donc forcément plus grand que le pas du silicium polycristallin. Le pas en X correspond au double du pas du premier niveau de silicium polycristallin (6, 8, 10, 12), - le pas en Y qui est le demi-espace défini par la largeur du niveau poly2, plus la distance entre contacts et grille, plus la demi-taille du contact de drain. Le pas en Y est le pas du niveau des grilles
de commande (68, 70, 72).
Par exemple, pour une surface en règle de dessin 0,25nm, on a: - pas en X: 0,8pm, - pas en Y: 1um, soit une surface minimum de la cellule mémoire égale à 0,8pm2. Dans une cellule selon la présente invention, si le pas du niveau poly est de 0,5pm, la surface de la cellule sera: - pas en X: 2xO,5=lpm, - pas en Y: 0,5pm, soit une surface minimum de la cellule mémoire égale à 0,5pm2; ceci équivaut, à règle de dessin identique, à
un gain de 35%.
De plus, la fonctionnalité de la cellule selon l'invention est assurée à 100%, puisqu'elle est entièrement auto-alignée, ce qui n'est pas le cas de la cellule en T. La fonctionnalité de celle-ci est en effet très sensible, par exemple au respect de l'alignement du contact de drain par rapport à la double grille, tout désalignement pouvant entraîner un
court-circuit entre lignes de bits et lignes de mots.
Cette sensibilité est encore accrue avec la réduction des règles de dessin, puisque la précision d'alignement n'est jamais réduite dans le même rapport que la résolution minimum de la lithographie. Une cellule entièrement auto-alignée, selon l'invention, est donc d'autant plus intéressante que les règles de dessin
évolueront vers des valeurs largement sub-microniques.
Claims (18)
1. Dispositif de mémoire avec une pluralité de cellules de mémoire non volatile comportant chacune une grille flottante (28, 58, 34, 64), une zone de source (20, 16) et une zone de drain (22, 18, 14), autoalignées par rapport à la grille flottante, une zone de canal et une grille de commande (68), la grille flottante comportant un pavé (28, 32) de silicium polycristallin et une couche (58, 64) de silicium polycristallin, formée et gravée au-dessus du pavé (28, 32) de silicium polycristallin, en contact électrique avec celui-ci, et dans lequel les cellules de mémoire sont agencées en lignes et en colonnes selon un motif
en quinconce.
2. Dispositif selon la revendication 1, dans lequel la zone de source de chaque cellule de mémoire
est reliée à la masse.
3. Dispositif selon la revendication 1, dans lequel la couche (58, 64) de silicium polycristallin déborde de part et d'autre de chaque pavé (28, 32) de silicium polycristallin, au-dessus des zones de source
(20, 16) et de drain (14, 18, 22).
4. Dispositif selon la revendication 1, dans lequel la grille de commande (68) est séparée et isolée de la couche (58, 64) de silicium polycristallin par une première couche diélectrique (66), et ne déborde pas de part et d'autre de la couche (58, 64) de silicium.
5. Dispositif selon la revendication 4, comportant en outre, une deuxième couche de matériau diélectrique (76), déposée par dessus la grille de commande et la couche de diélectrique (66) qui sépare cette grille de commande et la couche (58, 64) de silicium polycristallin, et des premières lignes métalliques (78, 80, 82, 84, 86), dites lignes de bits, formées par dessus la deuxième couche (76) de matériau diélectrique.
6. Dispositif selon la revendication 5, comportant: - une troisième couche (90) de matériau diélectrique déposée par dessus les premières lignes métalliques (78, 80, 82, 84, 86) et la deuxième couche (76) de matériau diélectrique, - des secondes lignes métalliques (90, 92, 94), dites lignes de mots, formées par dessus la troisième
couche (90) de matériau diélectrique.
7. Procédé de réalisation d'une cellule de mémoire non volatile, comportant un point mémoire du type à grille flottante (28, 58), une zone de source (16, 20), une zone de drain (14, 18, 22), une zone de canal et une grille de commande (68), la grille flottante étant réalisée par: dépôt et gravure d'une première couche de silicium polycristallin, de manière à former un pavé (28, 32) d'un premier niveau de silicium polycristallin, - dépôt et gravure d'une deuxième couche de silicium polycristallin, par dessus le pavé (28, 32) de premier niveau de silicium polycristallin et en contact électrique avec celui-ci, de manière à former une couche (58, 64) d'un second niveau de silicium polycristallin.
8. Procédé selon la revendication 7, la réalisation du pavé du premier niveau de silicium polycristallin comportant: - une première étape de formation d'une bande (6, 8, , 12) de silicium polycristallin, suivant une première direction, - une deuxième étape de gravure de la bande de silicium polycristallin, selon une deuxième direction perpendiculaire à la première, de manière à dégager
le pavé de silicium (28, 32).
9. Procédé selon la revendication 8, comportant en outre, entre les première et deuxième étapes, une étape de réalisation des zones de source (16, 20) et de drain (18, 22, 24), auto-alignées par rapport à la
bande (6, 8, 10, 12) de silicium polycristallin.
10. Procédé selon la revendication 9, comportant, après la deuxième étape de gravure de la bande de silicium, une étape de réalisation de zones d'isolement (44, 46, 48, 50) des zones de source et de drain, ces zones d'isolement étant auto-alignées par rapport aux zones de source (16, 20), de drain (18, 22, 24) et par rapport au pavé de silicium polycristallin
(28, 32).
11. Procédé selon la revendication 7 dans lequel avant le dépôt et la gravure de la deuxième couche de silicium polycristallin, on dépose une couche (52) épaisse de matériau diélectrique de façon à recouvrir les pavés (28, 32) et on soumet la couche de matériau diélectrique à un traitement mécano-chimique
de planarisation avec arrêt sur ledit pavé.
12. Procédé selon la revendication 7, la couche (58, 62) du second niveau de silicium polycristallin débordant de part et d'autre du pavé du premier niveau
de silicium polycristallin.
13. Procédé selon la revendication 7, comportant en outre: - une étape de dépôt d'une première couche diélectrique (66) par dessus la deuxième couche de silicium polycristallin, - une étape de formation d'une grille de commande (68, 70, 72) sur cette première couche diélectrique, la grille de commande ne débordant pas de part et
d'autre de la couche de silicium (58, 64).
14. Procédé selon la revendication 7, comportant en outre une étape de réalisation de lignes de mots (92, 94, 96) et de bits (78, 80, 82, 84, 86)
associées à la cellule à mémoire volatile.
15. Procédé de réalisation d'un dispositif à mémoire non volatile comportant une pluralité de cellules à mémoire non volatile (116, 118, 120, 122, 124, 126), chaque cellule étant réalisée selon un
procédé tel que défini dans les revendications 7 à 14.
16. Procédé selon la revendication 15, comprenant la réalisation de pavés du premier niveau de silicium polycristallin avec: - une première étape de formation de bandes (6, 8, 10, 12) de silicium polycristallin, suivant une première direction, et selon un premier pas X/2, - une deuxième étape de gravure des bandes de silicium polycristallin, selon une deuxième direction perpendiculaire à la première et selon un deuxième pas Y, de manière à dégager le pavé de silicium (28, 32).
17. Procédé selon la revendication 16, dans lequel les cellules agencées selon un motif en quinconce sont disposées en lignes selon un pas X égal au double du premier pas et en colonnes selon un pas Y
égal au deuxième pas.
18. Procédé selon la revendication 16, les zones de sources (100, 104, 106) des cellules d'une même colonne étant réalisées selon une zone continue du point de vue électrique.5
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| EP0639860A1 (fr) * | 1988-10-21 | 1995-02-22 | Kabushiki Kaisha Toshiba | Mémoire semi-conductrice rémanente |
| EP0780902A1 (fr) * | 1995-07-31 | 1997-06-25 | Sharp Kabushiki Kaisha | Mémoire rémanente semi-conductrice et méthode de fabrication |
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| US5740105A (en) * | 1994-05-27 | 1998-04-14 | Texas Instruments Incorporated | Memory cell array with LOCOS free isolation |
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- 1999-09-28 EP EP99946246A patent/EP1036417A1/fr not_active Withdrawn
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