FR2773652A1

FR2773652A1 - Circuit de generation d'un signal d'activation commande

Info

Publication number: FR2773652A1
Application number: FR9800319A
Authority: FR
Inventors: Bernadette Laurier; Charles Odinot
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1998-01-14
Filing date: 1998-01-14
Publication date: 1999-07-16
Anticipated expiration: 2018-01-14
Also published as: FR2773652B1; US6211711B1

Abstract

L'invention concerne un circuit de génération d'un signal d'activation commandé, notamment pour au moins une bascule formant registre de mémorisation dans un circuit intégré, comprenant des moyens (10) de combinaison dans une opération logique de type OU, d'une part d'un signal de commande en mode normal (E), et d'autre part d'un signal de commande en mode test (TE), ces moyens provoquant la commutation d'un interrupteur commandé (100), de manière à générer le signal d'activation (CLK) à partir d'un signal d'horloge périodique (H).

Description

Circuit de génération d'un signal d'activation
commandé.

La présente invention se rapporte à un circuit de génération d'un signal d'activation commandé. Elle s'applique notamment dans le domaine de la conception des circuits intégrés numériques, notamment des microprocesseurs, des microcontrôleurs, des mémoires, des circuits intégrés à applications spécifiques (ASIC), des circuits programmables dits "PLA", etc..

Ces circuits sont aujourd'hui largement utilisés dans les systèmes électroniques.

Après leur fabrication en grande série, ces circuits intégrés doivent être testés. I1 est bien évident que chaque circuit logique élémentaire (transistor) contenu à l'intérieur du circuit intégré ne peut être testé individuellement et dans tous les cas possibles. C'est pourquoi on se contente généralement de générer des vecteurs de tests (stimuli) qui sont appliqués sur les entrées du circuit intégré.

Pour chaque stimulus, on compare les signaux logiques obtenus sur les sorties du circuit intégré au résultat attendu.

Pour générer les vecteurs de tests qu'il faut appliquer sur les entrées, on utilise en général un appareil externe appelé "testeur". Un tel appareil est piloté par un programme de génération automatique des vecteurs de tests et pour ce faire, met en oeuvre un algorithme dit "algorithme d'ATPG" (de l'anglais "Automatic Test Pattern Generation" signifiant
Génération Automatique de Vecteurs de Test). Le but d'un tel programme est de déterminer, pour chaque défaut envisagé, les stimuli qui font se propager le défaut vers les sorties. Néanmoins, tous les défauts ne sont pas détectables.

L'exhaustivité du test, définie comme le rapport du nombre de fautes détectables au nombre de fautes possibles, est rarement égale à 100%.

Dans le but d'augmenter la testabilité des circuits intégrés, c'est à dire leur capacité à être testés avec une exhaustivité la plus grande possible, on a eu l'idée d'introduire à l'intérieur des circuits intégrés des organes d'accès et d'observation. De tels organes sont par exemple des registres à décalage. Ces registres à décalage sont constitués par la mise en série, selon un mode de fonctionnement dit "mode test", des registres de mémorisation internes du circuit intégré. De plus, selon un mode de fonctionnement dit "mode normal", ces registres de mémorisation remplissent naturellement la fonction pour laquelle ils ont été implantés.

Ces registres de mémorisation ont donc une double utilisation. D'une part, leur utilisation en mode normal en tant que registre de mémorisation interne du circuit intégré. D'autre part, leur utilisation en mode test en tant que partie d'un registre à décalage formant organe d'accès et d'observation à une unité logique du circuit intégré à tester. A cet effet, ils sont connectés en parallèle sur les entrées ou les sorties de l'unité logique à tester et également en série les uns avec les autres.

A la figure 1 on a représenté un registre de mémorisation interne d'un circuit intégré, telle qu'une bascule FF de type D. Une telle bascule comporte une entrée d'horloge CL qui est sensible à un front de signal comme l'indique le signe " > " visible sur cette entrée à la figure. Elle mémorise la valeur logique présente sur son entrée D lorsqu'un front de signal, en général un front montant, se présente sur cette entrée d'horloge CL. Cette valeur logique est delivrée sur sa sortie Q lorsqu'un nouveau front montant se présente sur l'entrée CL. Cette valeur logique est donc mémorisée dans la bascule FF pendant la période de temps séparant ces deux fronts montants. On notera que les registres de mémorisation peuvent également comprendre, de façon complémentaire ou alternative, des circuits dits verrous logiques (en anglais "latches") sensible à un niveau de tension et non à un front de signal.

En fonctionnement, un signal d'activation CLK est fourni sur l'entrée CL de la bascule FF. En mode normal, ce signal est généré, à partir, d'une part, d'un signal d'horloge périodique H qui est par exemple le signal d'horloge qui pilote le fonctionnement du système électronique incorporant le circuit intégré, et, d'autre part, à partir d'un signal de commande E.

A cet effet, le signal d'horloge H et le signal de commande E sont combinés dans une opération logique de type ET au moyen par exemple d'une porte logique 5 telle qu'une porte de type ET. Cette fonction logique de type ET peut également être réalisée par un moyen ayant la fonction d'un interrupteur commandé. Il peut s'agir d'un transistor MOS ou encore d'une porte logique trois états commandés par le signal de commande
E.

Le signal de commande E est généré à partir d'autres signaux internes du circuit intégré au moyen d'une logique séquentielle et/ou combinatoire, de manière à générer le signal d'activation CLK lorsque cela est nécessaire. En substance, le signal de commande E permet, lorsqu'il est actif, de transmettre le signal d'horloge H en tant que signal d'activation
CLK sur l'entrée CL de la bascule FF.

En mode test, il faut prévoir des moyens supplémentaires pour utiliser la bascule FF au sein d'un registre à décalage formant le moyen d'accès et d'observation à l'unité logique à tester du circuit intégré, afin de réaliser un test de ladite unité selon la méthode du chemin d'accès ("Scan Test" en langue anglo-saxonne). Cette méthode comporte trois phases:
- une phase de chargement, pendant laquelle des données sont transmises en série à travers le registre à décalage vers chacune des bascules dont les sorties sont également reliées à des entrées de l'unité logique à tester;
- une phase de capture, grâce à laquelle les données présentes sur les sorties de l'unité logique à tester après le déclenchement de l'opération sous test sont transmises en entrée d'autres bascules pour y être mémorisées;
- est une phase de restitution, pendant laquelle les données capturées à la phase précédente sont transmises en série à travers le registre à décalage vers une sortie du circuit intégré pour analyse par l'appareil externe (testeur).

Ces moyens supplémentaires permettent de fournir, en mode test, un signal d'activation sur les entrées d'horloge CL des bascules formant registre à décalage.

Un tel signal d'activation est généré à partir d'une part, du signal d'horloge périodique H précité et, d'autre part, d'un signal de commande en mode test, tel qu'un signal de commande TE fourni en entrée du circuit intégré par l'appareil externe (testeur).

L'objet de la présente invention est de proposer des moyens simples et fiables pour générer un unique signal d'activation à partir, d'une part, d'un signal de commande en mode normal et, d'autre part d'un signal de commande en mode test.

En effet, l'invention propose un circuit de génération d'un signal d'activation commandé, notamment pour au moins une bascule formant registre de mémorisation dans un circuit intégré, comprenant des moyens de combinaison dans une opération logique de type OU, d'une part d'un premier signal de commande tel qu'un signal de commande selon un mode normal, et d'autre part d'un second signal de commande tel qu'un signal de commande selon un mode de test, ces moyens provoquant la commutation d'un interrupteur commandé, de manière à générer le signal d'activation à partir d'un signal d'horloge périodique.

L'avantage de l'invention réside dans le fait que le signal de commande en mode normal et le signal de commande en mode test sont préalablement combinés l'un avec l'autre avant d'interagir avec le signal d'horloge périodique, ce qui limite la distorsion du signal d'activation généré à partir du signal d'horloge périodique. Ceci est particulièrement avantageux lorsque les registres de mémorisation sont constitués par des bascules activées par les fronts du signal d'activation, et non par un niveau de tension comme c'est le cas des verrous logiques ("Latches").

D'autres caractéristiques et avantages de la présente invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels on a représenté:
- à la figure 1, déjà analysée: une bascule formant registre de mémorisation et ses moyens d'activation en mode normal;
- aux figures 2a à 2c: des représentations schématiques, respectivement du principe de l'invention et de deux variantes avantageuses;
- à la figure 3: un exemple de réalisation d'un circuit de génération selon l'invention;
- à la figure 4: une variante du mode de réalisation du circuit de génération de la figure 3.

Sur les figures, les mêmes éléments portent les mêmes références. Par convention, les signaux logiques présentés sont dits "actifs" lorsqu'ils ont la valeur logique 1.

A la figure 2a, on a représenté une vue schématique du principe de l'invention. Le signal de commande en mode normal E et le signal de commande en mode test TE sont combinés dans une opération logique de type OU.

Symboliquement, des moyens de combinaison prévus à cet effet sont représentés par le symbole d'une porte logique OU référencée 10. Il est bien entendu que cette représentation schématique ne limite en rien la nature effective de ces moyens de combinaison. En effet, il pourra s'agir d'une porte logique OU mais aussi d'une porte logique NON OU recevant le signal de commande E sur sa première entrée et le signal de commande TE sur sa seconde entrée, comme on le verra par la suite dans l'exemple de réalisation préféré décrit à la figure 3, ou encore de toute autre moyen comme par exemple une porte OU en logique câblée.

Les moyens de combinaison 10 provoquent la commutation d'un interrupteur commandé 100 de manière à générer le signal d'activation CLK à partir d'un signal d'horloge périodique H. Cet interrupteur commandé 100 pourra également être réalisé de différentes manières.

Il pourra s'agir notamment d'une porte trois états, d'un transistor MOS commandé par sa grille, ou préférentiellement d'un commutateur en technologie CMOS comme il sera décrit ci-dessous en regard de la figure 3. Pour simplifier, l'interrupteur commandé peut être dans un premier ou dans un second état en fonction du résultat logique de la combinaison des signaux E et TE dans les moyens 10. Dans un premier état, l'interrupteur 100 est fermé et le signal d'activation
CLK délivré par sa sortie se confond avec le signal d'horloge H. Dans un second état, l'interrupteur 100 étant ouvert, sa sortie est à l'état haute impédance et ne délivre aucun signal.

A la figure 2b on a représenté une première variante avantageuse du schéma de principe de la figure 2a. Selon cette variante, le circuit de génération comporte en outre des moyens pour imposer un potentiel déterminé en sortie de l'interrupteur commandé 100 lorsque celui-ci est ouvert. Ces moyens comprennent un interrupteur commandé 200 connecté d'une part à la sortie de l'interrupteur 100 et, d'autre part, à une source de tension continue 20. Cet interrupteur 200 est commandé par un signal logique qui est le complémentaire du signal logique qui commande l'interrupteur 100. C'est pourquoi on a schématiquement représenté un inverseur 21 entre la sortie des moyens de combinaison 10 générant le signal de commande de l'interrupteur 100 et l'entrée de commande de l'interrupteur 200.

Les moyens 200, 20 et 21 permettent d'imposer la tension continue délivrée par les moyens 20 en sortie de l'interrupteur commandé 100 lorsque celui-ci est ouvert. Ainsi le signal d'activation CLK est égal au signal d'horloge H lorsque l'interrupteur commandé 100 est fermé, et est un signal continu déterminé dans le cas contraire. On évite ainsi les phénomènes de dérive en tension de la sortie de l'interrupteur 100 lorsque celle-ci se trouve dans l'état haute impédance. Ces phénomènes ("glitches" en anglais) seraient en effet susceptibles d'entraîner un fonctionnement erratique de la (ou des) bascule(s) chargée(s) par la sortie du circuit.

A la figure 2c, on a représenté une deuxième variante avantageuse du schéma de principe de l'invention de la figure 2a. Le circuit de génération est ici complété par un circuit de sortie ou circuit tampon 30, qui permet d'augmenter la sortance du circuit. La fonction d'un tel circuit tampon est d'augmenter le courant de sortie du circuit de génération des figures 2a et 2b.

Les différents moyens de l'invention présentés ci-dessus vont maintenant être décrits dans un mode de réalisation préféré de l'invention, qui va maintenant être décrit en regard de la figure 3. Cette figure reprend l'ensemble des moyens selon la seconde variante du principe de l'invention présenté à la figure 2c ci-dessus, mais il est bien entendu que, une fois les simplifications nécessaires réalisées, il constitue également l'exemple d'un mode de réalisation de la première variante de la figure 2b ou du schéma du principe de l'invention de la figure 2a.

Les moyens de combinaison 10 réalisant l'opération logique de type OU entre le signal de commande en mode normal E et le signal de commande en mode test TE, comprennent préférentiellement une porte logique de type NON OU en technologie CMOS, à deux entrées. Ainsi qu'il est connu, une telle porte comporte, de façon très simple, deux transistors MOS de type P, 11 et 13, connectés en série entre une borne d'alimentation positive Vcc et un noeud de sortie S10 ainsi que deux transistors MOS de type N, 12 et 14, connectés en parallèle entre le noeud de sortie S10 et une borne d'alimentation négative ou la masse. Une première entrée de la porte est constituée par les grilles de commande des transistors 11 et 12, et reçoit le signal de commande en mode normal E. Une seconde entrée de la porte est constituée par les grilles de commande des transistors 13 et 14 et reçoit le signal de commande en mode test TE.

L'interrupteur commandé 100 est préférentiellement un commutateur de type CMOS comprenant deux transistors
MOS complémentaires connectés en parallèle, tel qu'un transistor MOS de type P 101 et un transistor MOS de type N 102, qui sont commandés par des signaux complémentaires l'un de l'autre. L'entrée de ce commutateur est constituée par le noeud A commun à la source du transistor 101 et au drain du transistor 102.

Le signal d'horloge périodique H est fourni sur cette entrée. La sortie de cet interrupteur est constituée par le noeud B auquel sont connectés le drain du transistor 101 et la source du transistor 102. Cette sortie délivre un signal d'activation qui reproduit le signal d'horloge périodique H lorsque le commutateur est fermé. Dit autrement, le signal d'horloge périodique H est alors transmis en sortie B du commutateur en tant que signal d'activation.

La grille de commande du transistor de type P 101 est connectée au noeud de sortie S10 de la porte NON OU 10. La grille de commande du transistor de type N 102 est également connectée à ce noeud de sortie S10, mais à travers un inverseur 40. Cet inverseur est préférentiellement un inverseur en technologie CMOS comprenant un transistor MOS de type N et un transistor
MOS de type P dont les grilles sont communes et constituent l'entrée de l'inverseur, et dont la sortie est prise sur les drains des transistors, ceux-ci étant connectés en série entre la borne d'alimentation positive Vcc et la masse. Ainsi, les deux transistors complémentaires 101 et 102 du commutateur 100 reçoivent effectivement des signaux logiques complémentaires.

Utiliser un commutateur en technologie CMOS comme interrupteur commandé présente l'avantage de ne pas déformer les fronts du signal d'horloge H. En effet, on sait que la vitesse de commutation d'un transistor MOS est différente selon que celui-ci passe de l'état bloqué vers l'état passant ou de l'état passant vers l'état bloqué. De plus, on sait que ces vitesses de commutation sont différentes pour un transistor de type
N et pour un transistor de type P du fait de la différence de mobilité des porteurs de charge (électrons et trous, respectivement). Or, la mise en parallèle de deux transistors MOS complémentaires ainsi commandés par les signaux logiques complémentaires, assurent la mise en parallèle des résistances R on de l'un et l'autre des transistors lorsqu'ils se trouvent simultanément dans l'état passant, en sorte que l'impédance du commutateur est alors sensiblement égale à ROND2. Lorsque l'un seulement des transistors est passant, cette impédance est sensiblement égale à RON si bien que la différence n'est que de RON/2. Ceci a pour effet de limiter la distorsion d'un signal logique traversant le commutateur.

Conformément à la première variante de l'invention représentée à la figure 2b décrite ci-dessus, le circuit de génération peut éventuellement (mais non nécessairement) comporter des moyens pour imposer un potentiel déterminé en sortie du commutateur 100 fonctionnant en interrupteur commandé lorsque celui-ci est ouvert. Ces moyens comprennent de façon avantageusement simple un unique transistor MOS 200, qui à la figure 3 est un transistor de type N dont le drain est connecté au noeud B de sortie de l'interrupteur commandé 100, et dont la source est connectée au potentiel d'alimentation négatif ou à la masse. La grille de ce transistor 200 reçoit un signal logique de nature à le rendre conducteur lorsque ni le signal de commande en mode normal E, ni le signal de commande en mode test TE ne sont actifs, de manière à imposer ledit potentiel négatif ou le potentiel nul au noeud B. Lorsque le moyen 10 est une porte NON OU, la grille du transistor 100 est simplement connectée au noeud de sortie S10 de la porte NON OU.

L'avantage d'imposer un potentiel déterminé en sortie de l'interrupteur commandé lorsque celui-ci est ouvert, est d'empêcher le noeud B d'être flottant dans ce cas. Ce noeud se trouverait alors à l'état haute impédance en l'absence du transistor 200. Il serait susceptible, du fait par exemple d'une dérive en tension non contrôlée ("glitch"), due entre autres à la nature capacitive des connexions, d'atteindre une tension de valeur pouvant être interprétée de façon erronée comme un niveau logique et/ou de présenter un front susceptible d'engendrer des dysfonctionnements.

Dans le cas de la variante représentée schématiquement à la figure 2c, le circuit de génération peut également (mais non nécessairement) comporter un circuit tampon 30 en sortie. Ce circuit est disposé en série entre le noeud de sortie B de l'interrupteur commandé 100 et la sortie de la porte délivrant le signal d'activation CLK. Ce circuit tampon comprend par exemple au moins un inverseur, et à la figure 3 deux inverseurs 30a et 30b, préférentiellement réalisé(s) en technologie CMOS. Ces inverseurs, et notamment le second inverseur 30b, sont de dimensions suffisamment importantes pour que le circuit présente une sortance égale au nombre de bascules que le signal d'activation CLK doit activer simultanément.

On notera en outre que le nombre d'inverseurs connectés en cascade dans le circuit tampon 30 dépend des niveaux logiques que l'on souhaite attribuer au signal d'activation CLK. Avec un nombre pair d'inverseurs, les fronts du signal d'activation CLK sont en phase avec des fronts du signal d'horloge périodique H. Avec un nombre impair d'inverseurs, les fronts du signal CLK sont en opposition de phase avec les fronts du signal H.

On notera que le fait de combiner les signaux de commande en mode normal E et en mode test TE selon l'invention, le signal résultant de cette combinaison commandant la transmission du signal d'horloge H en sortie du circuit de génération, permet de faire en sorte que le signal de commande en mode test TE, qui est actif pendant toute la durée du test, inhibe totalement le signal en mode normal E. Celui-ci étant généré par des moyens non maîtrisés en mode test pourrait en effet perturber le fonctionnement en mode test. De plus, ceci permet de limiter la distorsion des fronts du signal d'activation généré, le signal d'horloge périodique H étant transmis en tant que signal d'activation à travers l'interrupteur commandé 100 uniquement. Cette disposition se combine également bien avec le fait de choisir un commutateur CMOS comme interrupteur commandé.

On notera en outre que l'ensemble des moyens de l'invention étant réalisés en technologie CMOS, notamment la porte NON OU 10, le commutateur 100, l'inverseur 40 et le circuit tampon 30, le circuit de génération présente avantageusement une très faible consommation statique en courant. Ceci est préférable dans la mesure ou, en fonctionnement, ces moyens sont inactifs la plupart du temps.

A la figure 4, on a représenté une variante du mode de réalisation de la figure 3. Cette variante se distingue du mode de réalisation de la figure 3 uniquement par la nature des moyens pour imposer un potentiel déterminé en sortie de l'interrupteur commandé 100 lorsque celui-ci est ouvert. En effet, ces moyens comprennent un transistor MOS de type P 200 dont le drain est connecté en sortie de l'interrupteur commandé 100, dont la source est connectée à la borne d'alimentation positive Vcc. La grille de commande de ce transistor reçoit également un signal logique de nature à le rendre conducteur lorsque ni le signal de commande en mode normal E ni le signal de commande en mode test TE ne sont actifs, de manière à imposer la tension d'alimentation positive en sortie de l'interrupteur commandé lorsque celui-ci est ouvert.

Lorsque le moyen 10 est une porte logique NON OU, le transistor de type P 200 est, de manière simple, connecté en sortie de l'inverseur 40, de manière à recevoir le signal complémentaire du signal de sortie de la porte NON-OU.

L'invention a été décrite ci-dessus dans un mode de réalisation préféré mais non limitatif. Notamment, les moyens de combinaison 10 peuvent comporter une porte logique de type OU au lieu d'une porte logique de type
NON OU. L'inverseur 40 doit bien entendu alors être déplacé pour maintenir le bon fonctionnement de l'interrupteur commandé 100 et des moyens 200 pour imposer un potentiel en sortie de cet interrupteur commandé.

Claims

REVENDICATIONS

1. Circuit de génération d'un signal d'activation commandé, notamment pour au moins une bascule formant registre de mémorisation dans un circuit intégré,

caractérisé en ce qu'il comprend des moyens (10) de combinaison dans une opération logique de type OU, d'une part d'un premier signal de commande tel qu'un signal de commande selon un mode normal (E), et d'autre part d'un second signal de commande tel qu'un signal de commande selon un mode test (TE),

et en ce que ces moyens provoquent la commutation d'un interrupteur commandé (100), de manière à générer le signal d'activation (CLK) à partir d'un signal d'horloge périodique (H).

2. Circuit selon la revendication 1, caractérisé en ce que les moyens de combinaison (10) comportent une porte logique de type NON OU en technologie CMOS, à deux entrées, recevant le premier signal de commande sur sa première entrée et le second signal de commande sur sa seconde entrée.

3. Circuit selon la revendication 1, caractérisé en ce que l'interrupteur commandé est un commutateur de type CMOS comprenant deux transistors MOS complémentaires (101, 102) connectés en parallèle et commandés par des signaux complémentaires.

4. Circuit selon la revendication 3, caractérisé en ce que la sortie des moyens de combinaison est connectée d'une part, à la grille de commande de l'un de transistors MOS (101 ou 102), et, d'autre part, à la grille de commande de l'autre transistor MOS (102 ou 101) à travers un premier inverseur (40).

5. Circuit selon l'une des revendications précédentes, caractérisé en ce qu'il comporte en outre des moyens (200, 20, 21) pour imposer un potentiel déterminé en sortie (B) de l'interrupteur commandé (100) lorsque celui-ci est ouvert.

6. Circuit selon la revendication 5, caractérisé en ce que les moyens (200, 20, 21) pour imposer un potentiel comprennent un transistor MOS de type N (200, figure 3) dont le drain est connecté en sortie (B) de l'interrupteur commandé (100), dont la source est connectée à un potentiel d'alimentation négatif ou à la masse, et dont la grille de commande reçoit un signal logique de nature à le rendre conducteur lorsque ni le premier signal de commande (E) ni le second signal de commande (TE) ne sont actifs, de manière à imposer ledit potentiel négatif ou le potentiel nul en sortie (B) de l'interrupteur commandé (100).

7. Circuit selon la revendication 6 limité en ce qu'il correspond à un circuit selon la revendication 2, caractérisé en ce que le transistor de type N reçoit sur sa grille de commande le signal de sortie de la porte de type NON OU.

8. Circuit selon la revendication 5, caractérisé en ce que les moyens pour imposer un potentiel comprennent un transistor MOS de type P (200, figure 4) dont le drain est connecté en sortie (B) de l'interrupteur commandé (100), dont la source est connectée à un potentiel d'alimentation positif (Vcc), et dont la grille de commande reçoit un signal logique de nature à le rendre conducteur lorsque ni le premier signal de commande (E) ni le second signal de commande (TE) ne sont actifs, de manière à imposer ledit potentiel positif en sortie (B) de l'interrupteur commandé (100).

9. Circuit selon la revendication 8 limité en ce qu'il correspond à un circuit selon la revendication 2, caractérisé en ce que le transistor de type P reçoit sur sa grille de commande le signal complémentaire du signal de sortie de la porte de type NON OU.

10. Circuit selon la revendication 9 limité en ce qu'il correspond à un circuit selon la revendication 4, caractérisé en ce que la grille de commande du transistor de type P est connectée à la sortie du premier inverseur (40).

11. Circuit selon l'une des revendications précédentes, caractérisé en ce qu'il comprend un circuit tampon comprenant au moins un second inverseur de dimensions suffisamment importantes pour que le circuit présente une sortance égale au nombre de bascules à activer simultanément.