FR2753327A1 - Circuit de traitement de signaux de synchronisation verticale comprenant un circuit de detection de polarite - Google Patents

Abstract

L'invention concerne un circuit de traitement de signaux logiques de synchronisation verticale de polarité positive ou négative. A partir de signaux (SAMP, SET1, SET2) repérant, d'une part, la présence du début d'une impulsion et, d'autre part, les fronts montants et descendants dans les signaux de synchronisation, on produit une impulsion de brève durée dans un signal (SAMP2) produit par un monostable (100). Cette impulsion induit la production de fronts dans des signaux (CLK, NREZ) commandant une bascule à verrouillage (120) qui produit un signal logique (VPOL) de détection. Selon la polarité des signaux reçus, on initialise ou on réinitialise la bascule et l'état du signal de détection indique la polarité des signaux de synchronisation.

Description

Circuit de traitement de signaux de synchronisation verticale
comprenant un circuit de détection de polarité.

L'invention concerne un circuit de traitement de signaux de synchronisation verticale comprenant un circuit de détection de la polarité des signaux reçus.

Pour contrôler l'affichage d'images sur un tube cathodique de moniteur ou de téléviseur, et plus particulièrement pour contrôler le balayage d'un faisceau d'électrons sur un écran, on utilise des signaux de synchronisation. Les signaux de synchronisation contiennent des informations temporelles permettant de fixer le début des lignes (il s'agit de la synchronisation horizontale) et des trames (il s'agit de la synchronisation verticale). Une trame est l'ensemble des lignes nécessaires pour former une image sur un écran. Les signaux de synchronisation sont des signaux logiques impulsionnels définis principalement par la polarité de leurs impulsions (qui est positive ou négative selon que l'on prenne en compte les fronts montants ou descendants), la fréquence de récurrence des impulsions, et leur durée.

Les signaux de synchronisation verticale sont transmis directement, ou dans un signal composite comprenant à la fois les signaux de synchronisation verticale et horizontale.

Un procédé classique, pour contrôler le balayage vertical, consiste à produire, à l'aide d'un oscillateur, un signal en dent de scie à partir du signal impulsionnel de synchronisation verticale reçu. Si le signal reçu est un signal composite, on aura préalablement produit un signal de synchronisation verticale extrait du signal composite, ledit signal extrait étant alors utilisé pour produire le signal en dent de scie. Le signal en dent de scie est classiquement de même fréquence que le signal impulsionnel reçu et d'amplitude fixe (cette dernière caractéristique étant contrôlée par une boucle de contrôle automatique de gain, ou CAG).

La figure 1 illustre schématiquement un circuit 2 de traitement d'un signal de synchronisation verticale VIN. Les circuits TDA 9103 et TDA 9105 de SGS
THOMSON Microelectronics mettent en oeuvre un tel circuit. Le circuit 2 comprend une entrée 4 pour recevoir le signal VIN qui pourra être de polarité positive ou négative. L'affichage vertical étant, en pratique, toujours réalisé de la même manière (du haut de l'écran vers le bas), un circuit 6 d'interface d'entrée reçoit le signal VIN et produit à partir de celui-ci un signal logique impulsionnel
SYNC de polarité fixe et de fréquence de récurrence identique à celle du signal
VIN. On supposera par exemple que le signal SYNC est de polarité négative. Ce signal SYNC est fourni à un circuit 8 de commande d'oscillateur. Ce circuit 8 commande la charge et la décharge d'une capacité 10 aux bornes de laquelle on produit un signal en dent de scie VOSC. La capacité 10 est chargée par un courant
IOSC fourni par une boucle de contrôle automatique de gain 12.

Un interrupteur (sur la figure 1, il s'agit d'un transistor 14 de type MOS à canal N) et une résistance 16, montés en série, sont placés en parallèle aux bornes de la capacité 10. L'interrupteur est commandé par le circuit 8 de sorte que la capacité se charge quand l'interrupteur est ouvert, et qu'elle se décharge au travers de l'interrupteur quand ce dernier est fermé.

Le signal VOSC est fourni au circuit 8 par le biais d'un amplificateur opérationnel 18 monté en suiveur (on note VOUT le signal fourni par l'amplificateur 18). Le circuit 8 comprend un circuit de comparaison pour comparer le signal VOUT à un potentiel VMIN et un détecteur de front, de telle sorte que le signal en dent de scie oscille entre la valeur VMIN et une valeur correspondant à l'apparition d'un type de front dans le signal SYNC, par exemple les fronts descendants. De la sorte, le signal VOSC a une fréquence correspondant à la fréquence du signal de synchronisation reçu. Pour assurer que le signal VOSC a une amplitude constante, on utilise le circuit de contrôle automatique de gain qui contrôle le courant de charge de la capacité 10, de sorte que la valeur atteinte par le signal VOSC au moment des fronts descendants dans le signal SYNC correspond à une valeur de consigne.

Enfin, le signal VOUT est fourni à un étage de sortie 30 qui va délivrer un signal en dent de scie CDV. L'étage de sortie va, par exemple, régler le gain et la valeur moyenne du signal de sortie CDV. Le signal CDV produit est fourni à un circuit qui le convertit en signal en courant, ce signal en courant étant délivré aux déviateurs verticaux.

La figure 2 illustre un exemple de réalisation de circuit 6 d'interface d'entrée.

On suppose que l'on produit un signal de sortie SYNC de polarité négative, quelle que soit la polarité du signal VIN reçu. On considérera par ailleurs que le signal
VIN est à un potentiel VCC de 5 volts quand il est à l'état haut et à un potentiel de masse GND de 0 volt quand il est à l'état bas, et que le signal SYNC est à un potentiel VH de 8 volts quand il est à l'état haut et au potentiel GND quand il est à l'état bas. Les circuits logiques du circuit 6 seront alimentés par les potentiels
VCC, VH et GND.

Le circuit 6 comprend un comparateur d'entrée 22 qui reçoit le signal VIN sur son entrée "-" et un potentiel REF1, par exemple de 2 à 2.5 volts, sur son entrée "+". Ce comparateur fournit un signal logique A. Un inverseur 24 reçoit le signal A en entrée et fournit un signal logique B, inverse du signal A.

Le signal A commande un interrupteur 26 monté entre la masse et l'entrée d'un inverseur 28. L'interrupteur est ouvert quand le signal A est dans un premier état, et il est fermé quand le signal A est dans un deuxième état. Dans l'exemple décrit, le premier état sera l'état bas et le deuxième état est l'état haut. Une source de courant 30 fournissant un courant 2I1 et, d'autre part, une capacité 32 sont montées en parallèle avec l'interrupteur 26. Une source de courant 34 est reliée à l'entrée de l'inverseur 28. Elle fournit un courant I1. De la sorte on va charger ou décharger à courant constant la capacité 32, selon que l'interrupteur 26 est fermé ou ouvert. On note VC1 le potentiel à l'entrée de l'inverseur 28.

L'inverseur 28 produit un signal logique D. Ce signal D est inversé dans un inverseur 36 et on note E le signal logique produit par l'inverseur 36. Ce signal E et le signal B sont fournis à une porte logique 38 de type NON~OU à deux entrées qui produit un signal logique SET 1. Par ailleurs, les signaux D et A sont fournis à une porte logique 40 de type NON~OU à deux entrées qui produit un signal logique SET2.

Une double bascule 42 de type RS reçoit les signaux SET1 et SET2 sur ses entrées d'initialisation (notées S1 et S2). La bascule reçoit par ailleurs des signaux logiques de commande RESET et SEC1NH sur ses entrées de réinitialisation (notées R1 et R2). Le signal SECINH est, par exemple, produit par un circuit de détection de démarrage de telle sorte qu'il passe d'un premier à un deuxième état quand le circuit est alimenté. On considère ici que les premier et deuxième état sont respectivement l'état bas et l'état haut. Le signal RESET fixe la durée des impulsions dans le signal SYNC. I1 est produit typiquement à partir de la détection de deux seuils sur le signal en dent de scie produit par la capacité 10. La bascule 42 produit un signal logique F. Le signal F est inversé dans un inverseur 44 qui produit un signal logique NF, inverse du signal F. Le signal NF est utilisé pour commander un interrupteur 46 monté entre la masse et une première borne d'une capacité 48. La deuxième borne de la capacité 48 est reliée à la masse. Une source de courant 50 fournit un courant I2. Elle est reliée à la première borne de la capacité 48, de telle sorte que l'on charge ou décharge la capacité 48 à courant constant selon que l'interrupteur 46 est ouvert ou fermé. On note VC2 la tension aux bornes de la capacité 48. La tension VC2 est comparée à un potentiel fixe
REF2, par exemple de 6 à 7 volts, dans un comparateur 52. Ce comparateur produit un signal logique G qui est représentatif du résultat de la comparaison. Ce signal est inversé dans un inverseur 54, qui produit un signal logique NG. Un inverseur 56 inverse le signal NG pour produire le signal logique SYNC. Les signaux SYNC et F sont fournis à une porte logique 58 de type NONET à deux entrées qui produit un signal logique NSAMP. Ce signal est inversé dans un inverseur 60 qui produit un signal logique SAMP qui est l'inverse du signal
NSAMP.

Supposons, tel qu'illustré sur les figures Sa à 5e représentant les signaux
VIN, SAMP, SYNC, VOSC et RESET, que le signal VIN est de polarité positive.

Les impulsions de synchronisation se caractérisent par un front montant suivi ultérieurement d'un front descendant. Supposons, par ailleurs, que les signaux
SAMP, B, D, SET1, SET2, F, et VC2 sont à l'état bas, et que les signaux SYNC,
A, VCl, et G sont à l'état haut.

Quand le front montant marquant le début de l'impulsion apparaît, le signal A passe à l'état bas quand le seuil de basculement du comparateur 22 est atteint.

L'interrupteur 26 est alors ouvert et la capacité 32 se décharge à courant constant.

Parallèlement, le signal SET1 monte à l'état haut. II reste dans cet état tant que le seuil de basculement de l'inverseur 28, qui pourra être placé à 4 volts, n'est pas atteint et que le signal E n'a pas changé d'état. Le signal F va donc passer à l'état haut. Par conséquent, la capacité 48 commence à se charger. Parallèlement, le signal NSAMP passe à l'état bas, et le signal SAMP passe à l'état haut. Une fois le seuil REF2 atteint par le signal VC2, le signal G (et par conséquent le signal
SYNC) passe à l'état bas. Cela induit le retour à son état initial du signal SAMP.

Le potentiel REF2 va fixer le délai pendant lequel le signal SAMP est à l'état haut.

Quand le front montant marquant la fin de l'impulsion de synchronisation apparaît, le signal A repasse à l'état haut. On va donc charger à nouveau la capacité 32. Tant que le seuil de basculement de l'inverseur 28 n'est pas atteint, on a à la fois le signal B à l'état bas et le signal E à l'état bas. Le signal SET2 va donc monter à l'état haut durant ce laps de temps. Une fois ledit seuil atteint, le signal E passe à l'état haut et le signal SET2 repasse à l'état bas. Pour marquer la fin de l'impulsion négative dans SYNC, il suffit de produire un front montant dans le signal RESET. Les signaux sont alors remis à leur état initial.

Si on suppose que le signal VIN est de polarité négative, on produira de même un signal SYNC de polarité négative. Par contre, la mise à l'état bas du signal SYNC sera commandée par le signal SET2 qui marquera le début des impulsions de synchronisation.

La figure 3 illustre un exemple de réalisation du circuit 12.

n comprend une entrée 62 pour recevoir le signal VOSC à réguler, une entrée 64 pour recevoir un signal de consigne VREF, une entrée 66 pour recevoir le signal SAMP, une entrée 68 pour recevoir un signal logique NOSYNCHRO de commande de validation et une sortie 70 pour fournir le courant de sortie IOSC.

L'entrée 62 est reliée à un amplificateur 72 monté en suiveur qui produit un signal VOSCA. L'entrée "+" de l'amplificateur 72 est reliée à l'entrée 62. Son entrée "-" est reliée à sa sortie. L'amplificateur 72 permet d'adapter l'impédance d'entrée du circuit 12, de sorte qu'on ne prélève pas de courant sur la capacité 10.

La sortie de l'amplificateur 72 est reliée à l'entrée "+" d'un amplificateur 74.

L'entrée "-" de cet amplificateur 74 est reliée d'une part à l'entrée 64 par le biais d'une résistance 76 et d'autre part à sa sortie, par le biais d'une résistance 78. La sortie de l'amplificateur 74 est également reliée à un premier pôle d'une capacité 84., par le biais d'une résistance 80 et d'un interrupteur 82 montés en série.

L'interrupteur 82 est commandé par le signal SAMP. L'interrupteur sera réalisé de sorte qu'il soit fermé si le signal SAMP est à l'état haut et qu'il soit ouvert sinon. Le deuxième pôle de la capacité 84 est relié à une masse. On note VSAMP la tension aux bornes de la capacité 84. Le premier pôle de cette capacité est, par ailleurs, relié à l'entrée 64 par le biais d'un interrupteur 86 commandé par le signal
NOSYNCHRO, et à l'entrée "+" d'un amplificateur suiveur 88 monté en suiveur.

L'entrée "-" de l'amplificateur 88 est reliée à sa sortie. L'entrée 64 est reliée à l'entrée "+" d'un amplificateur 92 monté en suiveur. L'entrée "-" de cet amplificateur est reliée à sa sortie. Les sorties des amplificateurs 92 et 88 sont reliées par le biais d'une résistance 90. Un miroir de courant 94 recopie le courant l'o parcourant cette résistance. Une source de courant 96 fournit par ailleurs un courant de référence 10. Le miroir de courant 94 et la source de courant 96 sont reliés à la sortie 70, de sorte que celle-ci fournit le courant IOSC par sommation des courants 10 et l'o.

Soit Cosc la valeur de la capacité 10. On a Cosc . VOSC = IOSC. T avec T correspondant à la durée de chargement de la capacité 10, en supposant un déchargement très rapide. 10 est constant et on a I'O = (VREF - VSAMP)IR avec R la valeur de la résistance 90. En notant V1 le potentiel fourni en sortie de l'amplificateur 74, Vh le potentiel sur l'entrée "-" de cet amplificateur, et R1 et R2 les valeurs des résistances 78 et 76, on a (Vi - Vh) / R1 = (Vh - VREF) / R2.

On a donc V1 = A . (Vh - VREF) + VREF avec A = 1 + R1 / R2.

Quand l'interrupteur 82 se ferme, alors la capacité 84 se charge jusqu'à ce que VSAMP = V1. Le signal VOSC est alors proche de sa valeur maximale avant la décharge sur front descendant du signal SYNC. On a alors l'O = A. (VREF
Vh) /R. Le système converge vers Vh = VREF, qui correspond alors quasiment à la valeur maximale atteinte par le signal VOSC, ce signal VOSC oscillant alors entre VMIN et VREF à une fréquence f= 1/ T qui est le fréquence de récurrence des impulsions de synchronisation verticale reçues. Le signal NOSYNCHRO permet d'imposer le potentiel VREF en entrée de l'amplificateur 88, typiquement en l'absence de signal de synchronisation à traiter. On a alors IOSC = 10. Le circuit 2 produit alors un signal VOSC de fréquence dite libre dont la valeur est donnée par la valeur du courant 10.

Un but de l'invention est de proposer un circuit de traitement de synchronisation verticale tel qu'illustré sur les figures 1 et 2, et qui comprenne un circuit de détection de la polarité du signal de synchronisation reçu.

Une solution est de proposer une détection analogique. Cette solution est difficilement réalisable. A titre d'exemple, dans les moniteurs, la fréquence de récurrence peut aller de 50 à 165 hertz, ce qui correspond à une période pouvant aller de 6 à 20 millisecondes. Suivant les standards d'affichage à l'écran, la largeur des impulsions de synchronisation peut atteindre 15 % de la période, soit jusqu'à 3 millisecondes. Pour détecter la polarité de telles impulsions, il faudrait mettre en oeuvre une constante de temps de 3 millisecondes au moins, ce qui nécessiterait une capacité importante (plusieurs dizaines de picofarads) difficilement intégrable, et un courant de faible valeur (quelques dizaines de nanoampères) difficilement réalisable.

L'invention propose de mettre en oeuvre une détection logique de la polarité des impulsions de synchronisation verticale reçues, qui soit facilement intégrable et peu encombrante.

Ainsi l'invention propose un circuit de traitement de signaux logiques de synchronisation verticale de polarité positive ou négative comprenant des moyens pour produire, d'une part, un premier et un deuxième signaux logiques impulsionnels pour repérer respectivement des fronts montants et descendants dans un signal de synchronisation reçu, et pour produire, d'autre part, un troisième signal logique qui passe dans un état logique donné quand un front montant ou descendant marquant le début d'une impulsion positive ou négative apparaît dans le signal de synchronisation reçu. Le circuit comprend un circuit de détection de la polarité du signal de synchronisation reçu, ce circuit de détection comprenant un monostable, des portes logiques et une bascule à verrouillage. La bascule reçoit un premier état logique en permanence sur une entrée. Le monostable produit un quatrième signal de telle sorte qu'une impulsion de brève durée apparaisse dans ce signal quand le troisième signal passe dans l'état donné qui est représentatif de la présence d'un front marquant le début d'une impulsion dans le signal de synchronisation reçu. Les portes logiques reçoivent ce quatrième signal et les premiers et deuxième signaux pour produire des signaux de commande d'initialisation et de réinitialisation. La bascule produit un signal logique de détection qui reproduit l'état qu'elle reçoit sur son entrée quand on l'initialise et qui passe dans un deuxième état quand on la réinitialise. Les portes logiques sont agencées de telle sorte que, le troisième signal étant passé dans l'état donné qui est représentatif de la présence d'un front marquant le début d'une impulsion dans le signal de synchronisation reçu, on initialise la bascule quand l'un des premier ou deuxième signaux est dans un état donné indiquant la présence d'un front de type donné dans le signal de synchronisation, et qu'on la réinitialise quand l'autre des premier ou deuxième signaux est dans un état donné indiquant la présence d'un front d'un autre type dans le signal de synchronisation, de sorte que l'état du signal produit par la bascule est représentatif de la polarité du signal de synchronisation reçu.

D'autres avantages et particularités apparaîtront à la lecture de la description qui suit d'un exemple de réalisation de l'invention, à lire conjointement aux dessins annexés dans lesquels:
- la figure 1 illustre schématiquement un circuit de traitement d'un signal de synchronisation verticale,
- la figure 2 illustre un circuit d'interface d'entrée mis en oeuvre dans le circuit illustré sur la figure 1,
- la figure 3 illustre un circuit de contrôle automatique de gain mis en oeuvre dans le circuit illustré sur la figure 1,
- la figure 4 illustre un circuit de détection de polarité réalisé conformément à l'invention, et
- les figures 5a à 5e représentent des chronogrammes de signaux mis en oeuvre dans le circuit de la figure 1.

Pour détecter la polarité du signal VIN de synchronisation reçu, on va utiliser les signaux SET1 et SET2 qui détectent respectivement les fronts montants et descendants du signal de synchronisation. Si on a à la fois les signaux SET1 et
SAMP à l'état haut, on est en polarité positive, et si on a à la fois les signaux SET2 et SAMP à l'état haut, on est en polarité négative. Un problème se pose si la largeur des impulsions de synchronisation est inférieure à la durée des impulsions positives dans le signal SAMP car dans ce cas les signaux SET1 et SET2 se superposent. Comme on l'a vu, la durée des impulsions dans le signal SAMP est fixée par la valeur de REF2, indépendamment de la durée des impulsions de synchronisation. Une solution est de diminuer la durée des impulsions positives dans le signal SAMP. Cela peut présenter un inconvénient du fait que cette durée doit être prise en compte dans le calcul de stabilité de la boucle de contrôle automatique de gain. Cette durée sera ainsi en pratique de l'ordre de la dizaine de microsecondes. Dans l'invention, on utilise un monostable pour créer à partir du signal SAMP un signal de durée beaucoup plus faible, par exemple de l'ordre de la centaine de nanosecondes.

La figure 4 illustre un circuit 98 de détection de polarité réalisé conformément à l'invention.

ll comprend un monostable 100 qui reçoit le signal SAMP et produit un signal logique SAMP2 de même polarité. Le monostable 100 comprend, dans l'exemple illustré, un inverseur 102, une résistance 104, une capacité 106, un inverseur 108 et une porte logique 110 de type NON~OU à deux entrées. La résistance 104 est montée entre la sortie de l'inverseur 102 et l'entrée de l'inverseur 108. La capacité 106 est montée entre l'entrée de inverseur 108 et la masse. Les sorties des inverseurs 102 et 108 sont reliées aux entrées de la porte 110. Cette porte fournit le signal SAMP2.

Quand le signal SAMP est à l'état bas, le signal produit par l'inverseur 102 est à l'état haut. Par conséquent, le signal SAMP2 est à l'état bas.

Quand un front montant apparaît dans le signal SAMP (marquant ainsi le début d'une impulsion de synchronisation verticale), un front descendant apparaît en sortie de inverseur 102. Le signal SAMP2 passe alors à l'état haut.

Parallèlement, la capacité 106 que l'on suppose initialement chargée, commence à se décharger. L'ensemble formé de la résistance 104 et de la capacité 106 définit un filtre RC. Les valeurs de ces composants vont définir la pente de la décharge. On induit ainsi un retard entre le front descendant en sortie de l'inverseur 102 et le moment où ce front est répercuté sur l'entrée de l'inverseur 108. Une fois le seuil de basculement de inverseur 108 atteint, un front montant apparaît sur la sortie de cet inverseur. Le signal SAMP2 va passer à l'état haut entre le moment où le signal produit par l'inverseur 102 descend à l'état bas et le moment où le signal produit par l'inverseur 108 monte à l'état haut. En choisissant par exemple une résistance 104 de 50 kiloohms et une capacité 106 de 5 picofarads, la largeur de l'impulsion créée en sortie de la porte 110 sera de 150 nanosecondes.

Le signal SAMP2 est fourni à deux portes logiques 112 et 114 de type NON~ET à deux entrées. La porte 112 reçoit, outre le signal SAMP2, le signal logique SET1 qui repère les fronts montants dans le signal de synchronisation VIN reçu. La porte 114 reçoit, outre le signal SAMP2, le signal SET2 qui repère les fronts descendants dans le signal de synchronisation VIN reçu. La porte 112 produit un signal logique CLK de commande d'initialisation. La porte 114 produit un signal logique CDR. Ce signal est fourni à une porte logique 116 de type NONT qui reçoit par ailleurs le signal logique SECINH. Cette porte 116 produit un signal logique REZ qui est fourni à un inverseur 118. Cet inverseur 118 produit un signal logique NREZ de commande de réinitialisation qui est l'inverse du signal
REZ.

Le circuit comprend enfin une bascule à verrouillage 120. Elle reçoit sur son entrée D un état logique haut (cette entrée reçoit le potentiel VCC). Son entrée de commande de verrouillage reçoit le signal CLK. Son entrée de réinitialisation reçoit le signal NREZ. Enfin, sa sortie inverseuse NQ fournit un signal logique VPOL de détection, représentatif de la polarité du signal de synchronisation VIN reçu.

Supposons que les signaux SET1 et SET2 sont à l'état bas et que les signaux
VPOL et SECINH sont à l'état haut. Si un signal de synchronisation de polarité positive est reçu, les signaux SET1 et SAMP2 vont passer à l'état haut. Durant la période où ces deux signaux sont à l'état haut, c'est-à-dire, en pratique, durant la période où le signal SAMP2 est à l'état haut, le signal CLK passe à l'état bas. ll repasse ensuite à l'état haut. On crée ainsi une impulsion négative dans le signal
CLK. Le front montant marquant la fin de cette impulsion provoque l'initialisation de la bascule 120. Celle-ci reproduit alors sur son entrée inverseuse l'état inverse de celui qui est présent sur son entrée D. Le signal VPOL passe à l'état bas, qui est représentatif d'une polarité positive. Si ultérieurement le signal de synchronisation est de polarité négative, on produit de même une impulsion négative dans le signal
CDR. On crée par conséquent une impulsion positive dans le signal REZ et une impulsion négative dans le signal NREZ. On provoque ainsi une réinitialisation de la bascule 120 au moment du front montant marquant la fin de cette impulsion. Le signal VPOL passe donc à l'état haut, qui est représentatif d'une polarité négative.

On notera que l'on aurait pu inverser les portes 112 et 114, le signal VPOL étant alors représentatif d'une part d'une polarité positive quand il est à l'état haut, et d'autre part d'une polarité négative quand il est à l'état bas. On pourrait également fournir le signal CDR directement à l'entrée de réinitialisation de la bascule 120. La prise en compte du signal SECINH permet d'imposer au démarrage du circuit un état connu sur la sortie de la bascule 120. Au démarrage du circuit, le signal SECINH passe de l'état bas à l'état haut. On réinitialise ainsi la bascule 120 et, par défaut, le signal VPOL sera représentatif d'un polarité négative.

On pourra bien entendu choisir la convention inverse.

Claims (1)

REVENDICATION

1 - Circuit de traitement de signaux logiques de synchronisation verticale de polarité positive ou négative comprenant des moyens (6) pour produire d'une part un premier et un deuxième signaux logiques impulsionnels (SET1, SET2) pour repérer respectivement des fronts montants et descendants dans un signal de synchronisation reçu (VIN), et pour produire d'autre part un troisième signal logique (SAMP) qui passe dans un état logique donné quand un front montant ou descendant marquant le début d'une impulsion positive ou négative apparaît dans le signal de synchronisation reçu, caractérisé en ce qu'il comprend un circuit (98) de détection de la polarité du signal de synchronisation reçu, ce circuit de détection comprenant un monostable (100), des portes logiques (112, 114) et une bascule à verrouillage (120), la bascule recevant un premier état logique en permanence sur une entrée, le monostable produisant un quatrième signal (SAMP2) de telle sorte qu'une impulsion de brève durée apparaisse dans ce signal quand le troisième signal (SAMP) passe dans l'état donné qui est représentatif de la présence d'un front marquant le début d'une impulsion dans le signal de synchronisation reçu, les portes logiques (112, 114) recevant ce quatrième signal et les premiers et deuxième signaux (SET 1, SET2) pour produire des signaux de commande d'initialisation (CLK) et de réinitialisation (NREZ), la bascule produisant un signal logique (VPOL) de détection qui reproduit l'état qu'elle reçoit sur son entrée quand on l'initialise et qui passe dans un deuxième état quand on la réinitialise, les portes logiques étant agencées de telle sorte que, le troisième signal (SAMP) étant passé dans l'état donné qui est représentatif de la présence d'un front marquant le début d'une impulsion dans le signal de synchronisation reçu, on initialise la bascule quand l'un des premier ou deuxième signaux est dans un état donné indiquant la présence d'un front de type donné dans le signal de synchronisation, et qu'on la réinitialise quand l'autre des premier ou deuxième signaux est dans un état donné indiquant la présence d'un front d'un autre type dans le signal de synchronisation, de sorte que l'état du signal produit par la bascule est représentatif de la polarité du signal de synchronisation reçu.