FR2737633A1 - Generateur de signaux d'horloge pour la synchronisation d'un systeme de traitement de paquets de donnees numeriques - Google Patents

Abstract

Ce générateur de signaux d'horloge pour la synchronisation d'un système de traitement de paquets (10) de données numériques, à partir de valeurs de référence d'horloge (PCR) transmises par les paquets, comprenant des moyens de comptage (68-a, 74) pour mémoriser une valeur de référence d'horloge (PCR) et incrémentés sous la commande d'un oscillateur commandé en tension (78), et des moyens de mémorisation (68-b, 76) du contenu des moyens de comptage (68-a, 74) comporte des moyens matériels de décodage (64) d'un signal d'en-tête (12) pour transférer le contenu des moyens de comptage (68-a, 74) dans les moyens de mémorisation (68-b, 76) et une unité de traitement (66) décodant un signal utile (14) des paquets pour décoder ladite valeur d'horloge (PCR) et effectuant une correction de la valeur stockée dans les moyens de mémorisation (68-b, 76) en fonction du nombre de transitions de l'oscillateur entre la position de ladite caractéristique (28) et la position de ladite valeur d'horloge de référence (PCR) et en outre le calcul de ladite tension pour élaborer lesdits signaux d'horloge.

Description

La présente invention se rapporte à un générateur de signaux d'horloge

pour la synchronisation d'un système

de traitement de paquets de données numériques, particu-

lièrement adapté pour synchroniser un appareil récepteur de signaux de télévision numérique sur un appareil émetteur.

Généralement, le décodage de signaux de télévi-

sion numérique s'effectue, dans un décodeur d'un appareil de réception, en sélectionnant dans les signaux incidents des paquets de données audio et vidéo et en décodant ces paquets de manière à former des trains de données,

respectivement audio et vidéo.

Les trains de données audio sont décodés au moyen d'un décodeur audio pour former un signal acoustique

analogique.

De façon analogue, les trains de données vidéo sont utilisés pour former une image ainsi que des signaux

de chrominance et de luminance.

Actuellement, les signaux de télévision numérique sont transmis selon un format d'un standard connu sous la désignation MPEG qui fixe la fréquence de l'horloge de

l'appareil émetteur à 27 Mhz.

Afin d'obtenir une synchronisation correcte entre l'image et le son, il est nécessaire de synchroniser

l'appareil de réception sur l'appareil émetteur.

Selon le standard MPEG, en particulier sous le

format MPEG2, des paquets de données du signal de télévi-

sion sont utilisés pour transmettre des valeurs de référence d'horloge très précises et très fiables, permettant à l'appareil de réception de générer un signal d'horloge en vue du traitement synchronisé des signaux

audio et vidéo.

Actuellement, les appareils de réception capables

d'extraire, d'un paquet de données, une valeur de réfé-

rence d'horloge et de synthétiser à partir de cette

valeur un tel signal d'horloge de synchronisation assu-

rent le décodage complet de tout le paquet et nécessitent par conséquent des moyens de décodage relativement

complexes et des moyens de mémorisation de grande capaci-

té.

Par ailleurs, les générateurs de signaux d'hor-

loge assurant cette fonction sont actuellement implémen-

tés sous forme matérielle et sont dès lors spécifiques à

un format.

Le but de l'invention est de pallier ces inconvé-

nients. Elle a donc pour objet un générateur de signaux

d'horloge pour la synchronisation d'un système de traite-

ment de paquets de données numériques, comprenant chacun un signal utile et un signal d'en-tête contenant des informations relatives au contenu du signal utile, sur un appareil émetteur, à partir de valeurs de référence d'horloge transmises chacune par un desdits paquets, comprenant des moyens de comptage adaptés pour mémoriser une valeur de référence d'horloge et incrémentés sous la commande d'un oscillateur commandé en tension, et des moyens de mémorisation du contenu des moyens de comptage, caractérisé en ce qu'il comporte des moyens matériels de décodage du signal d'en-tête de chaque paquet adaptés pour extraire de ce signal d'en-tête une caractéristique indiquant la présence, dans le signal utile du paquet correspondant, d'un champ d'adaptation comprenant des bits pour le codage de la valeur d'horloge de référence, pour provoquer le transfert du contenu des moyens de comptage dans les moyens de mémorisation et une unité centrale de traitement assurant le décodage du signal

utile de chaque paquet pour décoder ladite valeur d'hor-

loge de référence et effectuant une correction de la

valeur stockée dans les moyens de mémorisation en fonc-

tion du nombre de transitions de l'oscillateur commandé en tension entre la position de ladite caractéristique indiquant la présence d'un champ d'adaptation et la position de ladite valeur d'horloge de référence dans le

signal utile, ladite unité centrale de traitement assu-

rant en outre le calcul de ladite tension de commande pilotant ledit oscillateur commandé en tension pour

élaborer lesdits signaux d'horloge de synchronisation.

Le générateur comporte en outre des moyens logiciels de décodage du signal utile de chaque paquet pour en extraire un champ indiquant la présence d'une valeur de référence d'horloge dans ce signal utile et un champ de commande d'initialisation, ladite unité centrale de traitement provoquant le stockage de la valeur de référence d'horloge dans lesdits moyens de comptage en réponse auxdits champs et lesdits moyens logiciels de décodage étant constitués par ladite unité centrale de traitement. Selon un mode de réalisation particulier, les moyens de comptage comportent un circuit de comptage proprement dit pour la mémorisation d'une partie des bits de codage de la valeur de référence d'horloge et une extension de capacité complémentaire constituée par une mémoire pilotée par l'unité centrale de traitement en réponse à un signal d'interruption engendré par ledit

compteur.

De préférence, lesdites valeurs de référence

d'horloge étant codées sur quarante-deux bits, le comp-

teur est un compteur de seize bits et l'extension est une zone mémoire d'une mémoire vive statique de capacité

complémentaire.

Selon un autre mode de réalisation, les moyens de mémorisation du contenu des moyens de comptage comportent un registre à mémoire et une extension de capacité complémentaire constituée par une zone d'une mémoire vive

statique pour le stockage du contenu des moyens de comptage.

Avantageusement, lesdites valeurs de référence d'horloge étant codées sur quarante-deux bits, la bascule a une capacité de seize bits et l'extension est une zone d'une mémoire vive statique de trente-deux bits. Ainsi, selon ces derniers modes de réalisation, le fonctionnement de l'unité centrale de traitement est

facilité et simplifié.

L'invention sera mieux comprise à la lecture de

la description qui va suivre, donnée uniquement à titre

d'exemple et faite en se référant aux dessins annexés, sur lesquels: - la figure 1 illustre la structure d'un signal de télévision numérique classique; - la figure 2 est un schéma synoptique d'un

générateur de signaux d'horloge classique pour la sync-

hronisation d'un appareil de réception, à partir de valeurs de référence d'horloge transmises par le signal de la figure 1; - la figure 3 est un schéma synoptique montrant l'architecture d'un générateur de signaux d'horloge de synchronisation selon l'invention; - la figure 4 montre un cycle d'incrémentation d'un compteur de référence d'horloge de synchronisation du générateur de la figure 3; et - la figure 5 est un organigramme illustrant un cycle d'acquisition et de traitement d'une valeur de

référence d'horloge de référence.

Sur la figure 1, on a représenté la structure

d'un signal de télévision numérique sous le format MPEG2.

Cette figure représente, agrandis du haut vers le bas, les différents éléments constitutifs d'un paquet de données. Selon le format MPEG2, le signal est constitué d'un ensemble de paquets de données numériques, tel que , comportant chacun 188 octets et émis par un appareil émetteur à des vitesses voisines de 60 Mbits par seconde en série, et en parallèle, à des vitesses voisines de 7,5

Mbits par seconde.

Chaque paquet 10 est constitué d'un signal d'en- tête 12, comprenant 4 octets et d'un signal utile de

données numériques 14, comprenant 184 octets.

On voit également sur cette figure 1 que le signal d'en-tête 12 comporte différents champs utiles

pour l'identification et le décodage du paquet correspon-

dant. Ces champs sont les suivants: - un indicateur de synchronisation 16, codé sur huit bits, - un indicateur d'erreur de transport 18 codé sur un bit, - un indicateur de début de signal utile 20, codé sur un bit, - un indicateur de priorité de transport 22, codé sur un bit, - un identificateur de paquets 24, codé sur treize bits, - un indicateur de commande du brouillage du transport 26, codé sur deux bits, - un indicateur de commande du champ d'adaptation 28, codé sur deux bits, et un compteur de continuité 30, codé sur quatre bits.

Chaque signal d'en-tête 12 fournit des informa-

tions relatives au contenu du signal utile de données numériques 14. C'est ainsi que l'identificateur de paquets 24 identifie l'adresse du paquet auquel il appartient, les paquets contenant une valeur de référence d'horloge étant identifiés par un unique identificateur

de paquet 24.

C'est également ainsi que l'indicateur de com-

mande du champ d'adaptation fournit une indication du contenu du signal utile 14, selon le codage suivant:

- une valeur "00" indique que le paquet corres-

pondant doit être éliminé, - une valeur "01" indique que, si l'indicateur de début de signal utile 20 est égal à "1", le signal utile débute avec un signal d'en-tête d'un train de données PES qui indique qu'une nouvelle séquence d'image ou séquence audio est en train d'être transmise, sinon que le signal utile contient une séquence vidéo ou audio, et - une valeur "iX" indique que le signal utile contient un champ d'adaptation 32 pour l'appareil de réception, sans fournir d'indication sur l'existence

d'une valeur de référence d'horloge.

Selon cette dernière configuration, dans laquelle l'indicateur de commande du champ d'adaptation 32 est égal à "lX", le champ d'adaptation pour l'appareil de réception contient notamment des champs optionnels 34 pour le codage d'une valeur de référence d'horloge de synchronisation 36, appelée par la suite PCR, codée sur quarante-deux bits, d'un indicateur de discontinuité 38 codé sur un bit indiquant que la valeur suivant de PCR doit être utilisée pour initialiser le générateur, et d'un drapeau 40 codé sur un bit indiquant la présence dans le paquet d'une valeur de PCR, appelée par la suite drapeauPCR. Les autres bits du signal utile 14, n'étant pas utilisés dans le cadre de l'invention, sont représentés

par une croix et ne sont pas explicités par la suite.

Sur la figure 2, on a représenté la structure d'un générateur de signaux d'horloge de synchronisation, de type connu, permettant d'une part d'extraire une valeur de référence d'horloge PCR d'un paquet de données dont la structure vient d'être décrite, et d'autre part d'engendrer à partir de cette valeur un signal d'horloge pour la synchronisation de l'appareil de réception sur un

appareil émetteur.

Le générateur de signaux d'horloge 42 reçoit en entrée les paquets 10 de données numériques, dont un seul a été représenté sur cette figure. Par la suite, on supposera que ce paquet de données 10 comporte un champ d'adaptation 14 dans lequel est codée une valeur de PCR 36. Le générateur 42 comporte des moyens de décodage 46 des paquets, des moyens de mémorisation d'un nouveau PCR 48 d'une capacité de quarante- deux bits, un compteur

de PCR 50 de quarante-deux bits, des moyens de mémorisa-

tion d'un PCR courant 52, d'une capacité de quarante-deux

bits, une unité centrale de traitement 54 et un oscilla-

teur commandé en tension 56. Il comporte en outre un filtre numérique 57, un registre 58 destiné à contenir une valeur analogique de PCR, un convertisseur numérique analogique 60 de type sigma-delta, et un filtre passe-bas 62.

Le fonctionnement de ce générateur est le sui-

vant.

Le décodeur 46 reçoit le paquet 10, comme repré-

senté par la flèche F et assure le décodage du signal d'en-tête 12 et du signal de données 14. Au cours de ce décodage, il détermine en particulier la valeur de l'indicateur de commande du champ d'adaptation 28 (figure

1). Lorsque le signal utile 14 contient un champ d'adap-

tation 32, le décodeur 46 mémorise la valeur de l'indica-

teur de discontinuité 38 et du drapeauPCR 40 dans une

mémoire vive, non représentée.

L'unité centrale de traitement 54 teste alors la

valeur de ces champs.

Si l'indicateur de discontinuité 38 est égal à "1", indiquant ainsi que la valeur suivante du PCR doit être utilisée pour initialiser le générateur, la valeur

suivante de PCR 36 est transférée des moyens de mémorisa-

tion d'un nouveau PCR 48 vers le compteur de PCR 50.

Par ailleurs, si le drapeau PCR est égal & "1', indiquant ainsi que le paquet contient un nouveau PCR, le décodeur 46 engendre un signal de commande destiné aux moyens de mémorisation 48 et 52, pour que la nouvelle valeur de PCR 36 reçue soit mémorisée dans les moyens de mémorisation d'un nouveau PCR 48 et pour que le contenu du compteur de PCR 50 soit transféré vers les moyens de

mémorisation d'un PCR courant 52.

L'unité centrale de traitement 54 lit les valeurs contenues dans les moyens de mémorisation d'un nouveau PCR 48 et dans les moyens de mémorisation d'un PCR

courant 52 et calcule la valeur moyenne entre ces va-

leurs. Cette valeur moyenne est mémorisée dans le regis-

tre 58, convertie en valeur numérique, filtrée puis délivrée en entrée de l'oscillateur 56 commandé en

tension qui délivre alors le signal d'horloge de synchro-

nisation qui pilote le compteur de PCR 50.

Comme cela a été mentionné précédemment, ce type de générateur de signaux d'horloge de synchronisation assure le décodage entier des paquets et nécessite par conséquent des moyens de mémorisation de grande capacité

et des moyens de décodage complexes.

Par ailleurs, l'extraction de la valeur du PCR étant réalisée par des moyens implémentés sous forme matérielle, ce type de générateur n'est spécifique qu'à une unique application et ne peut donc pas assurer le traitement de paquets de données présents sous un autre

format de la famille MPEG.

Sur la figure 3, on a représenté un schéma synoptique d'un générateur d'horloge de synchronisation

selon l'invention permettant de pallier ces inconvé-

nients.

Ce générateur de signaux d'horloge de synchroni-

sation comporte un circuit 64 de décodage des signaux d'en-tête 12 des paquets 10 incidents, relié à une unité centrale de traitement 66, associée à une mémoire vive de type statique (SRAM) 68 et à une mémoire morte (ROM) 70, à un circuit logique d'interruption 72 et à un circuit de comptage 74 relié à un circuit de mémorisation 76, au circuit logique d'interruption 72 et à l'unité centrale

de traitement 66.

Le circuit de comptage 74 est adapté pour mémori-

ser les valeurs de PCR 36 transmises par les paquets 10.

Il a une capacité de seize bits et comporte une extension

68-a de trente-deux bits ménagée dans la mémoire SRAM 68.

Il est en outre incrémenté à chaque impulsion de transition d'un oscillateur commandé en tension 78 auquel

il est relié.

Le circuit de mémorisation 76 est adapté pour stocker le contenu du circuit de comptage 74, comme cela sera expliqué par la suite. Il est constitué par un

registre à mémoire d'une capacité de seize bits et com-

porte également une extension 68-b dans la mémoire SRAM 68. Le générateur de signaux d'horloge est complété par un filtre numérique 79 intégré dans l'unité centrale de traitement 66 et connecté à un registre 80 de type sigma-delta et à un convertisseur numérique analogique 82, également de type sigma-delta. Ce convertisseur 82 fournit, par l'intermédiaire d'un filtre passe-bas 84, une tension de commande pour l'oscillateur commandé en

tension 78.

Le fonctionnement du générateur de signaux

d'horloge de synchronisation selon l'invention va mainte-

nant être décrit en référence à cette figure 3, ainsi

qu'aux figures 4 et 5.

La figure 4 représente un cycle d'incrémentation du circuit de comptage 74 effectué indépendamment du cycle d'acquisition et de traitement de la valeur de PCR,

représenté sur la figure 5.

Le cycle d'incrémentation débute par une étape 86 au cours de laquelle le circuit de comptage 74 est en attente d'une impulsion d'horloge en provenance de

l'oscillateur commandé en tension 78.

Dés qu'une telle impulsion se présente en entrée de ce compteur 74, il est incrémenté de "1", lors de

l'étape 88.

Lorsque la capacité maximale de ce circuit de comptage 74 de seize bits est atteinte, il délivre un signal de commande au circuit logique d'interruption 72 (étape 88). Lorsque ce circuit d'interruption 72 a déterminé, au cours d'une étape 90 la présence de ce signal de commande, il délivre un signal d'interruption IT (étape 92) destiné à l'unité centrale de traitement 66. Il est à noter que les étapes précédentes, 86 à 92, sont réalisées par des moyens matériels, constitués par le circuit de comptage 74 et par le circuit logique d'interruption 72, les étapes suivantes étant réalisées

par l'unité centrale de traitement 66.

Lorsque l'unité centrale de traitement 66 reçoit le signal d'interruption IT en provenance du circuit d'interruption 72, il exécute au cours de l'étape 94 un

sous-programme connu d'incrémentation destiné à incrémen-

ter, à l'étape 96, l'extension 68-a du circuit de comp-

tage 74 située dans la SRAM 68.

Par ailleurs, et de façon indépendante, le

générateur de signaux d'horloge exécute un cycle d'acqui-

sition de la valeur de PCR qui va maintenant être décrit

en référence à la figure 5.

Tout d'abord, au cours d'une première étape 98, le circuit 64 de décodage reçoit en entrée chaque paquet , comme représenté par la flèche F et effectue le décodage du signal d'en-tête 12 de chaque paquet 10

incident. Dans la suite de la description on supposera

qu'un seul paquet 10 est reçu par le générateur de signaux d'horloge, bien que, en pratique, le signal d'entrée est constitué d'un ensemble de paquets transmis en série à une fréquence de 60 Mbits par seconde ou en

parallèle à une fréquence de 7,5 Mbits par seconde.

Au cours du décodage, le circuit 64 teste en particulier la valeur des deux bits de l'indicateur de commande du champ d'adaptation 28 de façon à déterminer, lors de l'étape 100, si le signal utile 14 contient un

champ d'adaptation 32 (figure 1).

Si tel est le cas, le circuit de décodage 64 positionne à 1 un signal de commande "TPAF" destiné au circuit de mémorisation 76 (étape 102) de manière à assurer le transfert du contenu du circuit de comptage 74 vers ce circuit de mémorisation 76, puis positionne à 0

ce signal de commande TP.AF (étape 104).

Au cours des deux étapes 106 et 108 suivantes, toutes les données du paquet 10 sont mémorisées dans la mémoire SRAM 68 puis le circuit de décodage 64 fournit un

signal EOP de fin de paquet au circuit logique d'inter-

ruption 72 qui délivre alors à l'unité centrale de traitement 66 un autre signal d'interruption IT (étape ). Il est à noter que toutes les étapes 98 à 110 précédentes sont réalisées par des moyens matériels constitués par le circuit de décodage 64, le circuit de comptage 74, le circuit de mémorisation 76 et le circuit logique d'interruption 72, les étapes suivantes étant

réalisées par logiciel dans l'unité centrale de traite-

ment 66.

En réponse au signal d'interruption IT l'unité centrale 66 exécute un sous-programme connu de décodage

du champ d'adaptation 32 (étape 112).

Au cours de l'étape 114 suivante, il teste la valeur de l'indicateur de discontinuité 38 qui indique si

elle est égale à 1, comme cela a été mentionné précédem-

ment, que la valeur suivante de PCR doit être utilisée

pour initialiser le générateur.

Si la valeur de l'indicateur de discontinuité 38 est égale à "1", l'unité centrale de traitement 66 positionne un drapeau d'initialisation destiné au circuit de comptage 74 et à son extension dans la SRAM 68 pour

indiquer que la valeur suivante de PCR 36 devra directe-

ment y être stockée.

Ainsi, l'appareil de réception sera synchronisé sur une fréquence d'horloge correspondant à la valeur de PCR. Lors de l'étape 118 suivante, l'unité centrale de traitement 66 teste si valeur du drapeau PCR est égale à "1" et signale, comme cela a été mentionné précédemment,

la présence d'un PCR 36 dans le signal utile 14.

Si ce drapeau est à 1, au cours de l'étape 120, l'unité centrale de traitement 66 effectue le décodage du PCR 36 puis calcule au cours de l'étape 122 suivante la

valeur courante de PCR utilisée pour synchroniser l'appa-

reil de réception sur l'appareil émetteur.

Pour effectuer ce calcul, l'unité centrale de

traitement 66 récupère le contenu du circuit de mémorisa-

tion 76 dans lequel est stockée la valeur du circuit de comptage du PCR 74 transférée lors du décodage du signal d'en-tête 12 puis calcule une correction correspondant au nombre de transitions de l'oscillateur commandé en tension 78 entre la position des bits de commande du champ d'adaptation 28 et la position du dernier octet de la nouvelle valeur de PCR. Cette correction est ajoutée au contenu du circuit de comptage 74 et à l'extension

dans la mémoire SRAM 68.

Au cours de cette étape de calcul 122, une autre correction est effectuée si le circuit de comptage de PCR 76 a été incrémenté par le cycle d'incrémentation de la valeur du PCR. Cette correction est réalisée en comparant le contenu du circuit de comptage 74 avec le contenu du

circuit de mémorisation 76.

Au cours de l'étape 126 suivante, la valeur courante de PCR calculée est présentée en entrée du

filtre numérique qui assure le lissage et un amortisse-

ment des variations des valeurs de PCR en conformité avec le standard MPEG qui impose une vitesse de variation maximale pour l'horloge de référence égale à 75 Khz par

seconde.

La valeur filtrée est ensuite mémorisée dans le

registre 80, présentée en entrée du convertisseur numéri-

que/analogique 82, filtrée par le filtre passe-bas 84, pour piloter l'oscillateur commandé en tension 78 (étape

128).

En réponse à cette valeur courante de PCR, l'oscillateur commandé en tension 78 engendre les signaux d'horloge de synchronisation pour l'appareil récepteur, dont la fréquence est comprise entre 26 999 460 Hz et 27

000 540 Hz.

On conçoit que le générateur d'horloge de sync-

hronisation qui vient d'être décrit permet de synchroni-

ser un appareil de réception sur un appareil émetteur selon deux modes: le premier mode consiste à initialiser le

générateur en le synchronisant sensiblement périodique-

ment sur une horloge de référence dont la fréquence correspond à une valeur de PCR, ce qui correspond à une variation relativement brusque de l'horloge de commande de l'appareil de réception, - le deuxième mode consiste à calculer la valeur courante de PCR utilisée par l'appareil de réception de manière à la faire converger vers celle du PCR transmise par le signal incident. Selon ce deuxième mode, la variation du signal d'horloge de synchronisation se fait de façon relativement lente et ne risque donc pas de

provoquer des pertes de données.

On conçoit également que, ce générateur étant implémenté partiellement sous forme de moyens logiciels, il peut être utilisé selon différents formats du standard MPEG.

Claims (9)

REVENDICATIONS

1. Générateur de signaux d'horloge pour la synchronisation d'un système de traitement de paquets (10) de données numériques, comprenant chacun un signal utile (14) et un signal d'en-tête (12) contenant des informations relatives au contenu du signal utile (14),

sur un appareil émetteur, à partir de valeurs de réfé-

rence d'horloge (PCR) transmises chacune par un desdits paquets, comprenant des moyens de comptage (68-a,74) adaptés pour mémoriser une valeur de référence d'horloge (PCR) et incrémentés sous la commande d'un oscillateur commandé en tension (78), et des moyens de mémorisation (68b,76) du contenu des moyens de comptage (68-a,74), caractérisé en ce qu'il comporte des moyens matériels de décodage (64) du signal d'en- tête (12) de chaque paquet (10) adaptés pour extraire de ce signal d'en- tête (12) une caractéristique (28) indiquant la présence, dans le signal utile (14) du paquet (10) correspondant, d'un champ d'adaptation (32) comprenant des bits pour le codage de la valeur d'horloge de référence (PCR), pour provoquer le transfert du contenu des moyens de comptage (68- a,74) dans les moyens de mémorisation (68-b,76) et

une unité centrale de traitement (66) assurant le déco-

dage du signal utile (14) de chaque paquet (10) pour décoder ladite valeur d'horloge de référence (PCR) et effectuant une correction de la valeur stockée dans les moyens de mémorisation (68-b,76) en fonction du nombre de transitions de l'oscillateur commandé en tension (78)

entre la position de ladite caractéristique (28) indi-

quant la présence d'un champ d'adaptation (32) et la position de ladite valeur d'horloge de référence (PCR) dans le signal utile (14), ladite unité centrale de traitement (66) assurant en outre le calcul de ladite tension de commande pilotant ledit oscillateur commandé en tension (78) pour élaborer lesdits signaux d'horloge

de synchronisation.

2. Générateur de signaux d'horloge selon la revendication 1, caractérisé en ce qu'il comporte en outre des moyens logiciels de décodage du signal utile (14) de chaque paquet (10) pour en extraire un champ (40) indiquant la présence d'une valeur de référence d'horloge (PCR) dans ce signal utile et un champ (38) de commande d'initialisation, ladite unité centrale de traitement (66) provoquant le stockage de la valeur de référence d'horloge (PCR) dans lesdits moyens de comptage (68-a,74) en réponse auxdits champs (38,40) et lesdits moyens logiciels de décodage étant constitués par ladite unité

centrale de traitement (66).

3. Générateur de signaux d'horloge selon l'une des revendication 1 et 2, caractérisé en ce que les moyens de comptage (74) comportent un circuit de comptage (74) proprement dit pour la mémorisation d'une partie des bits de codage de la valeur de référence d'horloge (PCR) et une extension de capacité complémentaire constituée par une mémoire (68) pilotée par l'unité centrale de traitement (66) en réponse à un signal d'interruption

(IT) engendré par ledit compteur (74).

4. Générateur de signaux d'horloge selon la revendication 3, caractérisé en ce que lesdites valeurs

de référence d'horloge (PCR) étant codées sur quarante-

deux bits, le compteur (74) est un compteur de seize bits et l'extension est une zone d'une mémoire vive statique

(68) de capacité complémentaire.

5. Générateur de signaux d'horloge selon l'une

quelconque des revendications 1 à 4, caractérisé en ce

que les moyens de mémorisation du contenu des moyens de comptage comportent un registre à mémoire (76) et une extension de capacité complémentaire, constituée par une zone d'une mémoire vive statique (68), pour le stockage

du contenu des moyens de comptage (68-a,74).

6. Générateur de signaux d'horloge selon la revendication 5, caractérisé en ce que lesdites valeurs de référence d'horloge (PCR) étant codées sur quarante- deux bits, la bascule (76) a une capacité de seize bits et l'extension est une zone d'une mémoire vive statique

(68) de trente-deux bits.

7. Générateur de signaux d'horloge selon l'une

quelconque des revendications 1 à 6, caractérisé en ce

qu'il comporte en outre un filtre numérique (79) de

lissage des variations du signal d'horloge de synchroni-

sation, intégré à l'unité centrale de traitement (66).

8. Générateur de signaux d'horloge selon l'une

quelconque des revendications 1 à 7, caractérisé en ce

que les paquets de données numériques sont des paquets d'un signal de télévision numériques transmis, en série,

à des vitesses sensiblement égales à 60 Mbits par secon-

de, lesdits signaux d'horloge de synchronisation ayant

une fréquence nominale sensiblement égale à 27 Mhz.

9. Générateur de signaux d'horloge selon l'une

quelconque des revendications 1 à 7, caractérisé en ce

que les paquets de données numériques sont des paquets

d'un signal de télévision numériques transmis, en paral-

lèle, à des vitesses sensiblement égales à 7,5 Mbits par seconde, lesdits signaux d'horloge de synchronisation

ayant une fréquence nominale sensiblement égale à 27 Mhz.