FR2726682A1 - Appareil a memoire - Google Patents
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Abstract
La présente invention concerne un appareil à mémoire de protection d'écriture pour empêcher que des données, dans une zone déterminée dans un dispositif de mémoire (3), soient facilement réécrites. Quand des signaux d'adresse A11 à A0 sortis d'un microprocesseur (1) sont écrits dans la zone 300 à 3FF, un signal CS (13) d'un décodeur d'adresses (2) pour la sélection de mémoire vers un dispositif de mémoire (3) est "autorisé" et on peut lire et écrire dans le dispositif de mémoire (3). Quand ils sont écrits dans la zone 3FO à 3FF, le décodeur d'adresses (2) pour la protection d'écriture devient "autorisé" et une sortie d'un circuit ET est sélectionnée et fournie au dispositif de mémoire (3) comme signal WE (12a). Si un signal de commande d'écriture est "autorisé", le signal WE (12a) n'est pas masqué par le circuit ET et on peut écrire dans le dispositif de mémoire (3).
Description
APPAREIL A MEMOIRE
CONTEXTE DE L'INVENTION
Domaine de l'invention La présente invention concerne un appareil à mémoire utilisant un microprocesseur et un dispositif de mémoire et, en détail, concerne un appareil à mémoire pour stocker des nombres ou des données telles que des numéros d'appareils et des numéros de code pour décodage, lesquels sont différents pour chaque appareil utilisé dans, par exemple, des récepteurs pour émission
codée.
DESCRIPTION DE L'ART ANTERIEUR
L'émission codée utilisant des satellites d'émission et des satellites de communication a démarré récemment et s'est propagée, dans laquelle seuls des récepteurs qui remplissent une condition particulière
peuvent décoder et afficher une image normale.
Un appareil à mémoire utilisé dans l'émission codée selon l'art antérieur est expliqué ci-dessous en se
référant à la figure 1.
Sur la figure 1, un microprocesseur 1 sort des signaux d'adresse 5 et 6 pour contrôler des équipements périphériques tels qu'un décodeur d'adresses 2 pour la sélection de mémoire et un dispositif de mémoire 3 qui est capable d'écrire et de lire, un signal d'autorisation d'écriture 12a (Signal WE, ci-après) et
un signal d'autorisation de lecture lla (signal RE, ci-
après) et a un bus de données entre un dispositif de mémoire 3. Le dispositif de mémoire 3 accepte un signal de sélection de puce 13 (signal CS, ci-après) qui rend possible l'accès au dispositif de mémoire 3, un signal
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d'adresse 6 nécessaire pour indiquer une zone entière dans le dispositif de mémoire 3, un signal WE 12a et un signal RE lla. Le microprocesseur 1 et le dispositif de mémoire 3 sont reliés par un bus de données 4. Un décodeur d'adresses 2 pour la sélection de mémoire reçoit un signal d'adresse 5, sort le signal CS 13 et
le signal CS 13 est fourni au dispositif de mémoire 3.
Le fonctionnement de l'appareil à mémoire configuré comme ci-dessus est expliqué ci-dessous en se référant à la figure 1. Pour la simplification de l'explication, on suppose que la capacité de mémoire du dispositif de mémoire 3 est de 256 adresses et que le microprocesseur 1 sort 12 signaux d'adresse, mais ils ne sont pas limités aux chiffres ci-dessus. Les signaux d'adresse sont exprimés par All à A0, les signaux d'adresse 5 se partagent les adresses supérieures de 4 bits, les signaux d'adresse 6 se partagent les adresses inférieures de 8 bits et la zone d'adresses est
exprimée par des nombres hexadécimaux.
Les signaux d'adresses inférieures 6 exprimés par A7 à A0 sont directement entrés en mémoire 3 et les signaux d'adresses supérieures 5 exprimés par All à A8 sont entrés en mémoire 3 par le décodeur d'adresses 2
pour la sélection de mémoire comme signal CS 13.
Ici, par exemple, la zone d'adresses du dispositif de mémoire 3 est définie comme 300 à 3FF. Donc, le décodeur d'adresses 2 pour la sélection de mémoire est un décodeur d'adresses qui passe au niveau "autorisé" quand les signaux d'adresse 5 composés de quatre signaux d'adresse, All à A8, sont 0011 (en nombre binaire), c'est-à-dire 3 (en nombre décimal). Par conséquent, quand les signaux d'adresse All à A0 sortis du microprocesseur 1 sont 300 à 3FF, le signal CS 13
entré au dispositif de mémoire 3 devient "autorisé".
Dans cet état, les données sont lues à partir du
SR 11448 DE/DB
dispositif de mémoire 3 quand le signal RE lla est "autorisé" et les données sont écrites dans le dispositif de mémoire 3 quand le signal WE 12a est "autorisé". Les numéros ou les données qui sont différents pour chaque appareil tels que des numéros d'appareil de récepteurs pour émission codée et des numéros de code pour le décodage n'ont pas besoin d'être réécrits une fois qu'ils ont été stockés. S'ils sont réécrits, les
récepteurs ne peuvent pas fonctionner correctement.
Dans la configuration ci-dessus selon l'art antérieur, il y a cependant un problème en ce qu'il y a une forte éventualité de réécriture fausse de données nécessaires due aux fausses manoeuvres lors de l'écriture, à l'emballement du microprocesseur ou au bruit.
RESUME DE L'INVENTION
Pour résoudre le problème ci-dessus, la présente invention offre un appareil à mémoire qui a moins d'éventualité de réécriture fausse de données nécessaires en interdisant de réécrire les données importantes que le récepteur ne peut pas exécuter normalement si les données sont réécrites, tant qu'un
traitement désigné n'est pas exécuté.
Un appareil à mémoire selon un mode de réalisation exemplaire de la présente invention comprend: des moyens de mémoire qui sont capables d'écrire et de lire, des moyens de désignation de zone de protection pour désigner une partie d'une zone de mémoire de l'appareil à mémoire comme une zone de protection, des moyens de génération de signal d'adresse pour sortir des signaux d'adresse de la zone de protection
SR 11448 DE/DB
des moyens de mémoire désignés par les moyens de désignation de zone de protection, des moyens de génération de signal d'autorisation d'écriture pour générer un signal WE pour commander l'écriture vers les moyens de mémoire, des moyens de génération de signal de commande pour générer un signal de commande d'écriture pour commander l'écriture vers la zone de protection des moyens de mémoire, des moyens de détection de signal de commande pour détecter que le signal WE et le signal de commande d'écriture existent tous deux, des moyens de commande pour commander l'écriture vers la zone de protection des moyens de mémoire sur la base des signaux d'adresse sortis des moyens de génération de signal d'adresse, selon la sortie des
moyens de détection de signal de commande.
Les moyens de détection de signal de commande de l'appareil à mémoire sont un circuit ET entrant deux signaux d'un signal WE et d'un signal de commande d'écriture. Un numéro de code pour décoder un signal codé est stocké dans la zone de protection des moyens de mémoire. Fondamentalement, un appareil à mémoire selon un mode de réalisation exemplaire de la présente invention comprend: un microprocesseur comprenant des moyens de génération de signal d'adresse sortant les adresses de la zone de protection des moyens de mémoire, des moyens de génération de signal autorisant l'écriture générant un signal WE et des moyens de commande;
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un dispositif de mémoire qui est capable de lire et d'écrire vers le microprocesseur; et un décodeur d'adresses pour la protection d'écriture décodant des signaux d'adresse sortis du microprocesseur et indiquant une partie de la zone de mémoire. L'écriture vers le dispositif de mémoire n'est possible que dans la zone désignée par le décodeur d'adresses pour la protection d'écriture seulement quand un signal de commande d'écriture pour masquer un signal WE sorti du microprocesseur et entré vers le dispositif de mémoire fait qu'il est "autorisé" d'écrire et l'écriture est toujours possible dans une
autre zone quelconque.
Un appareil à mémoire selon un second mode de réalisation exemplaire de la présente invention comprend: un décodeur d'adresses pour la sélection de mémoire indiquant la zone entière du dispositif de mémoire; un décodeur d'adresses pour la protection de sélection/écriture de mémoire pour décoder une zone qui est différente à partir des données décodées du décodeur d'adresses pour la sélection de mémoire; un sélecteur pour sélectionner soit une sortie du décodeur d'adresses pour la sélection de mémoire ou une sortie du décodeur d'adresses pour la protection de sélection/écriture de mémoire; en plus de la configuration du premier mode de
réalisation exemplaire.
Le décodeur d'adresses pour protection de sélection/écriture de mémoire est "autorisé" par le sélecteur quand le signal de commande d'écriture est
"autorise écriture".
Selon la configuration de base, il est impossible d'écrire dans la zone de mémoire indiquée par le
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décodeur d'adresses pour la protection d'écriture, tant que l'écriture n'est pas rendue "autorise écriture" par
le signal de commande d'écriture.
Quand un appareil à mémoire prévoit un décodeur d'adresses pour la protection de sélection/écriture de mémoire et un sélecteur comme fonction supplémentaire, il est impossible d'écrire dans la zone indiquée par le décodeur d'adresses pour la protection d'écriture, tant que le signal de commande d'écriture n'est pas rendu "autorise écriture" et les données sont écrites dans la zone indiquée par le décodeur d'adresses pour la
protection de sélection/écriture de mémoire.
Donc, quand des données que l'appareil à mémoire ne pourrait pas exécuter correctement si les données étaient réécrites sont stockées dans la zone indiquée par le décodeur d'adresses pour la protection d'écriture, il est possible de protéger les données
pour qu'elles ne soient pas réécrites.
BREVE DESCRIPTION DES DESSINS
D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture
de la description ci-après, faite en référence aux
dessins annexés, sur lesquels La figure 1 est un schéma fonctionnel d'un appareil
à mémoire selon l'art antérieur.
La figure 2 est un schéma fonctionnel d'un appareil à mémoire selon un premier mode de réalisation
exemplaire de la présente invention.
La figure 3 est un schéma fonctionnel d'un appareil à mémoire selon un second mode de réalisation
exemplaire de la présente invention.
DESCRIPTION DETAILLEE DE L'INVENTION
(Premier mode de réalisation exemplaire)
SR 11448 DE/DB
Un appareil à mémoire selon un premier mode de réalisation exemplaire de la présente invention est expliqué ci-dessous en se référant à la figure 2, qui
est un schéma fonctionnel de l'appareil à mémoire.
Sur la figure 2, un microprocesseur 1, un décodeur d'adresses 2 pour la sélection de mémoire pour générer un signal CS fourni au dispositif de mémoire 3, un dispositif de mémoire 3 à lecture autorisée et à écriture autorisée, un bus de données 4, des signaux d'adresses supérieures 5, des signaux d'adresses inférieures 6, un signal WE 12a et signal RE lla sont assez similaires à ceux d'un appareil à mémoire de l'art antérieur montré sur la figure 1 et leurs
explications détaillées sont omises.
Le signal de commande d'écriture 7 et le signal WE 12a sortis du microprocesseur 1 sont entrés vers un circuit ET 8. Le signal WE 12a est masqué par le signal de commande d'écriture 7 au circuit ET 8. Quand le microprocesseur 1 accède à la zone indiquée par le décodeur d'adresses 10 pour la protection d'écriture, le sélecteur 9 sélectionne la sortie du circuit ET 8 et entre un signal WE 12b masqué par le signal de commande d'écriture 7 vers le dispositif de mémoire 3. Quand le microprocesseur 1 accède à une autre zone quelconque, le sélecteur 9 sélectionne le signal WE 12a sorti du microprocesseur 1 et entre le signal WE 12a comme il
est vers le dispositif de mémoire 3.
Le fonctionnement d'un appareil à mémoire configuré comme ci-dessus selon le premier mode de réalisation
exemplaire de la présente invention est expliqué ci-
dessous. Pour la simplification de l'explication, comme dans l'art antérieur, il est défini que la zone d'adresses du dispositif de mémoire 3 est de 300 à 3FF et les données de décodage pour la protection d'écriture du
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décodeur d'adresses 10 pour la protection d'écriture sont FO à FF (cette zone est appelée zone de protection d'écriture, ci-après) mais elles ne sont pas limitées aux chiffres ci-dessus. Quand les signaux d'adresse All à A0 sortis du microprocesseur 1 sont écrits dans la zone 300 à 3FF, le signal CS 13 entré vers le dispositif de mémoire 3 devient "autorisé" et les données peuvent être écrites dans le dispositif de
mémoire 3 et lues à partir de celui-ci.
Quand les signaux d'adresse All à A0 sont écrits dans la zone 3FO à 3FF, le décodeur d'adresses 10 pour
la protection d'écriture atteint le niveau "autorisé".
Le sélecteur 9 sélectionne la sortie du circuit ET 8 et la fournit au dispositif de mémoire 3 comme signal
WE 12b.
Si le signal de commande d'écriture 7 est de niveau "autorisé", le signal WE 12a sorti du microprocesseur 1 n'est pas masqué au circuit ET 8 et l'écriture vers le
dispositif de mémoire 3 devient "autorisée".
Si le signal de commande d'écriture 7 est de niveau "interdit", le signal WE 12a est masqué par le circuit ET 8 et l'écriture vers le dispositif de mémoire 3 devient "interdite" parce que le signal WE 12b fourni
au dispositif de mémoire 3 n'est pas actif.
La lecture est possible si le signal CS 13 entré vers le dispositif de mémoire 3 est de niveau "autorisé" et le signal RE est "autorisé" et la lecture est possible pour la zone entière o les adresses All à
A0 sont 300 à 3FF.
(Second mode de réalisation exemplaire) Un appareil à mémoire selon un second mode de réalisation exemplaire de la présente invention est expliqué ci-dessous en se référant à la figure 3, qui
est un schéma fonctionnel de l'appareil à mémoire.
SR 11448 DE/DB
Sur la figure 3, le microprocesseur 1, un décodeur d'adresses 2 pour la sélection de mémoire, un dispositif de mémoire 3, un bus de données 4, des signaux d'adresses supérieures 5, des signaux d'adresses inférieures 6, un circuit ET 8, un sélecteur 9, un décodeur d'adresses 10 pour la protection d'écriture, un signal WE 12a et un signal RE lla sont assez similaires à ceux d'un appareil à mémoire du premier mode de réalisation exemplaire de la présente invention montré sur la figure 2 et leurs
explications détaillées sont omises.
La différence par rapport à la configuration montrée sur la figure 2 est qu'un décodeur d'adresses 14 pour la protection de sélection/écriture de mémoire, un sélecteur 15 et un circuit ET 16 sont
nouvellement ajoutés.
La sortie du décodeur d'adresses 14 pour la protection de sélection/écriture de mémoire entrée avec les signaux d'adresse 5 et la sortie du décodeur d'adresses 10 pour la protection d'écriture sont entrées au circuit ET 16 et les données ET des deux
entrées sont faites au circuit ET 16.
La sortie du décodeur d'adresses 2 pour la sélection de mémoire et la sortie du circuit ET 16 sont entrées vers le sélecteur 15 et le sélecteur 15 sélectionne l'une ou l'autre des deux entrées par le signal de commande d'écriture 7 et sort le signal CS 13
vers le dispositif de mémoire 3.
Le fonctionnement de l'appareil à mémoire selon le second mode de réalisation exemplaire de la présente invention est expliqué ci-dessous, surtout au sujet de la configuration différente par rapport au premier mode
de réalisation exemplaire.
Pour la simplification de l'explication, comme dans le premier mode de réalisation exemplaire, il est
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défini que la zone d'adresses du dispositif de mémoire 3 est de 300 à 3FF, les données décodées au décodeur d'adresses 2 pour la sélection de mémoire sont 3 (c'est-à-dire 0011), les données décodées au décodeur d'adresses 10 pour la protection d'écriture sont FO à FF et les données décodées au décodeur d'adresses 14 pour la protection de sélection/écriture de mémoire
sont F mais elles ne sont pas limitées aux données ci-
dessus. Quand le signal de commande d'écriture 7 est "interdit", parce que le sélecteur 15 sélectionne une sortie du décodeur d'adresses 2 pour la sélection de mémoire de sorte que le signal choisi est fourni au dispositif de mémoire 3 comme un signal CS 13, le second mode de réalisation exemplaire fonctionne de manière similaire au premier mode de réalisation exemplaire. C'est-à-dire que, parce que le décodeur d'adresses 2 pour la sélection de mémoire entre un signal qui est "autorisé" vers le dispositif de mémoire 3 comme un signal CS 13 quand les signaux d'adresse 5 entrés sont 3 (0011), il est possible de lire quand le signal d'adresse All à A0 est 300 à 3FF et il est possible d'écrire quand les signaux d'adresse
All à A0 sont 300 à 3FF.
Cependant, parce que dans la zone de protection d'écriture 3FO à 3FF, le décodeur d'adresses 10 pour la protection d'écriture commande le sélecteur 9 et le sélecteur 9 sélectionne une sortie du circuit ET 8, le signal WE 12a sorti du microprocesseur 1 est masqué par "interdit" du signal de commande d'écriture 7 et est entré en mémoire 3 comme un signal WE 12b. Ainsi, il devient impossible d'écrire en mémoire 3 et il est
seulement possible de lire.
Quand le signal de commande d'écriture 7 est "autorisé", le sélecteur 15 est commuté pour
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il sélectionner une sortie du circuit ET 16 par le signal
de commande d'écriture 7.
Donc, le circuit ET 16 prend une multiplication logique de la sortie du décodeur d'adresses 14 pour la protection de sélection/écriture de mémoire et de la sortie du décodeur d'adresses 10 pour la protection d'écriture indiquant la zone de protection d'écriture et l'entre en mémoire 3 comme un signal CS 13 à travers
le sélecteur 15.
Seulement quand les données fournies à partir du microprocesseur 1 pour adresser le décodeur 14 pour la protection de sélection/écriture de mémoire est F et quand les données fournies à partir du microprocesseur 1 pour adresser le décodeur 10 pour la protection d'écriture sont FO à FF, c'est-à-dire que la zone de signaux d'adresse All à A0 est FFO à FFF, le signal
CS 13 entré en mémoire 3 devient "autorisé".
A ce moment, le sélecteur 9 est commandé par un signal "autorisé" du décodeur d'adresses 10 pour la protection d'écriture, comme pour le premier mode de réalisation exemplaire, et sélectionne une sortie du circuit ET 8 pour masquer le signal WE 12a sorti du microprocesseur 1. Cependant, parce que le signal de commande d'écriture 7 est "autorisé", le signal WE 12a n'est pas masqué et il devient possible d'écrire en
mémoire 3.
C'est-à-dire que dans le second mode de réalisation exemplaire, quand des données sont écrites dans la zone de protection d'écriture, les données doivent être écrites en rendant le signal de commande d'écriture 7 de niveau "autorisé" et en rendant supérieurs les signaux d'adresses All à A8 les données F de la zone différente à partir des données de décodage 3 du
décodeur d'adresses 2 pour la sélection de mémoire.
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Une fois que les données nécessaires pour la zone de protection d'écriture 3FO à 3FF sont écrites, le signal de commande d'écriture est maintenu au niveau "interdit". Donc, quand les signaux d'adresse All à A0 sont 300 à 3EF, la lecture et l'écriture sont toutes deux possibles et seule la lecture devient possible
dans la zone de protection d'écriture 3FO à 3FF.
Dans le second mode de réalisation exemplaire, seule la sortie du décodeur d'adresses 14 pour la protection de sélection/écriture de mémoire peut être entrée directement vers le sélecteur 15, éliminant le circuit ET 16. Il est inférieur dans la fonction de protection d'écriture au premier mode de réalisation exemplaire mais peut fonctionner et est simple de
configuration de circuit.
Dans les modes de réalisation exemplaires décrits ci-dessus de la présente invention, la zone de mémoire, le nombre de bus d'adresses, les données de décodage des décodeurs d'adresse, etc. sont seulement un exemple
et ils ne sont pas limités à ces données.
Comme expliqué ci-dessus, un appareil à mémoire selon le premier mode de réalisation exemplaire de la présente invention comprend un microprocesseur, un dispositif de mémoire qui peut être lu et écrit, un décodeur d'adresses pour la sélection de mémoire qui génère un signal CS pour le dispositif de mémoire, un circuit ET pour masquer un signal WE sorti du microprocesseur par un signal de commande d'écriture, un décodeur d'adresses pour la protection d'écriture indiquant une zone de protection d'écriture, et un sélecteur pour sélectionner le signal WE masqué par un signal de commande d'écriture à la zone de protection d'écriture et pour l'entrer vers le dispositif de mémoire comme un signal WE, dans lequel l'écriture vers la zone de protection d'écriture n'est possible que
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quand le signal de commande d'écriture permet d'écrire
dans le dispositif de mémoire.
En plus du premier mode de réalisation exemplaire, un appareil à mémoire selon le second mode de réalisation exemplaire de la présente invention comprend un décodeur d'adresses pour la sélection de mémoire et la protection d'écriture entrées avec un signal d'adresse, un circuit ET pour obtenir une multiplication logique de la sortie du décodeur d'adresses pour la sélection de mémoire et la protection d'écriture et de la sortie du décodeur d'adresses pour la protection d'écriture, un sélecteur pour sélectionner, par un signal de commande d'écriture, soit la sortie du circuit ET, soit la sortie du décodeur d'adresses pour la sélection de mémoire générant un signal CS vers le dispositif de mémoire. Ainsi, il est possible de déplacer l'adresse d'écriture depuis l'extérieur de la zone de protection d'écriture vers l'intérieur de la zone de protection d'écriture. Donc, la possibilité de réécriture pour une cause telle qu'une mauvaise manoeuvre ou un bruit en stockant des données qui ne peuvent pas fonctionner normalement si elles sont réécrites, dans la zone de
protection d'écriture.
L'invention peut être mise en oeuvre dans une autre forme spécifique sans s'écarter de l'esprit ou des caractéristiques essentielles de celle- ci. Le présent mode de réalisation doit donc être considéré à tous égards comme illustratif et non restrictif, l'étendue
de l'invention étant indiquée par les revendications
jointes plutôt que par la description précédente et
tous changements qui entrent dans la signification et
le gamme d'équivalence des revendications sont donc
destinés à être compris dans celle-ci.
SR 11448 DE/DB
Claims (6)
1. Appareil à mémoire comprenant: des moyens de mémoire qui peuvent être lus et écrits; des moyens de désignation de zone de protection d'écriture pour désigner une partie de zone de mémoire desdits moyens de mémoire comme une zone de protection d'écriture; des moyens de génération de signal d'adresse oour sortir un signal d'adresse (5, 6) de la zone de protection d'écriture desdins moyens de mémoire désignée par lesdits moyens de désignation de zone de protection d'écriture; des moyens de génération de signal d'autorisation d'écriture pour générer un signal d'autorisation d'écriture pour commander l'écriture dans lesdits moyens de mémoire; des moyens de génération de signal de commande pour générer un signal de commande d'écriture pour commander l'écriture dans la zone de protection d'écriture desdits moyens de mémoire; des moyens de détection de signal de comm. ande pour détecter que ledit signal d'autorisation d'écriture et ledit signal de commande d'écriture existent tous deux; des moyens de commande pour commander l'écriture dans la zone de protection d'écriture desdits moyens de mémoire sur la base du signal d'adresse (5, 6) sorti desdits moyens de génération de signal d'adresse, selon la sortie desdits moyens de détection de signal de
commande.
SR 11448 DE/DB
2. Appareil à mémoire selon la revendication 1, caractérisé en ce que: lesdits moyens de détection de signal de commande sont un circuit ET ayant deux signaux d'entrée, un signal d'autorisation d'écriture et un signal de
commande d'écriture.
3. Appareil à mémoire selon la revendication 1, caractérisé en ce que: un numéro de code pour décoder un signal codé est stocké dans une zone de protection desdits moyens de mémoire.
4. Appareil à mémoire selon la revendication 1, caractérisé en ce que: lesdits moyens de génération de signal d'adresse pour générer un signal d'adresse (5, 6) de la zone de protection desdits moyens de mémoire, lesdits moyens de génération de signal d'autorisation d'écriture pour générer un signal d'autorisation d'écriture et lesdits moyens de commande comprennent un microprocesseur (1) et, en ce que ledit microprocesseur (1) écrit dans la zone de protection des moyens de mémoire sur la base du signal d'adresse (5, 6) sorti desdits moyens de génération de signal d'adresse, selon la sortie des moyens de
détection de signal de commande.
5. Appareil à mémoire comprenant: un microprocesseur (1); un dispositif de mémoire (3) qui est capable de lire et d'écrire à partir dudit microprocesseur (1); et un décodeur d'adresses (2) pour la protection d'écriture pour décoder un signal d'adresse sorti dudit microprocesseur (1) et indiquant une partie de la zone dudit dispositif de mémoire (3); et caractérisé en ce qu'il est possible d'écrire dans la zone dudit
SR 11448 DE/DB
dispositif de mémoire (3) indiquée par ledit décodeur d'adresses (2) pour la protection d'écriture seulement quand ledit signal de commande d'écriture autorise l'écriture par ledit signal de commande d'écriture déterminant si l'écriture vers ledit dispositif de mémoire (3) est rendue "autorisée", masquant un signal d'autorisation d'écriture sorti dudit microprocesseur (1), ou rendue "interdite", et l'écriture est toujours
possible dans l'autre zone.
6. Appareil à mémoire selon la revendication 5, comprenant: un décodeur d'adresses (2) pour la sélection de mémoire indiquant la zone entière d'un dispositif de mémoire (3); un décodeur d'adresses (2) pour la protection de sélection/écriture de mémoire pour décoder une zone différente à partir des données décodées dudit décodeur d'adresses (2) pour la sélection de mémoire; un sélecteur pour sélectionner soit une sortie dudit décodeur d'adresses (2) pour la sélection de mémoire, soit une sortie dudit décodeur d'adresses (2) pour la protection de sélection/écriture de mémoire; et caractérisé en ce que ledit décodeur d'adresses (2) pour la protection de sélection/écriture de mémoire devient "autorisé" par ledit sélecteur quand ledit signal de commande
d'écriture est "écriture autorisée".
SR 11448 DE/DB
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| US5638316A (en) | 1997-06-10 |
| DE19541675A1 (de) | 1996-05-09 |
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