FR2709372A1 - Circuit de commande de cathode pour un panneau d'affichage à plasma. - Google Patents
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Abstract
Circuit de commande de cathode pour un panneau d'affichage à plasma comprenant des premier, deuxième et troisième moyens de mémorisation (200, 210, 220), des première, deuxième et troisième portes ET (230, 240, 250), un premier transistor (Q5), une première diode, une résistance de polarisation (RB ), une première résistance (rn ), une deuxième diode, des deuxième et troisième transistors (Q6, Q7), et des troisième et quatrième diodes. Par conséquent, la configuration d'un circuit de commande de cathode est simplifiée.
Description
Circuit de commande de cathode pour un panneau d'affichage à plasma.
La présente invention a trait à un circuit de commande pour un panneau d'affichage à plasma, et plus particulièrement, à un circuit de
commande de cathode pour un panneau d'affichage à plasma.
La Figure 1 représente la structure d'un panneau d'affichage à
plasma du type à mémoire à courant continu classique (PDP).
Sur la Figure 1, le PDP possède une plaque antérieure 1, une plaque postérieure 2, une pluralité d'anodes 3 disposées sous forme de bande se croisant sur la plaque antérieure 1, une électrode de déclenchement 4 appliquée sur toute la surface de la plaque postérieure 2, un diélectrique 5 recouvrant la totalité de la surface de l'électrode de déclenchement 4, une barrière 6 réalisée en forme de réseau sur le diélectrique 5, une pluralité d'anodes d'entretien 7 en forme de bande réalisées sur un côté de la barrière 6 et une pluralité de cathodes 8 en forme de bande formées sur l'autre côté de la
barrière 6.
Les Figures 2A à 2D représentent des formes d'onde pour commander le PDP du type à mémoire à courant continu classique. La Figure 2A représente l'impulsion appliquée à une électrode de données, la Figure 2B représente l'impulsion appliquée à l'anode d'entretien, la Figure 2C représente l'impulsion appliquée à l'électrode de déclenchement et la Figure 2D représente l'impulsion appliquée à la cathode. Le procédé de commande du PDP comme représenté sur la Figure 1 est ci-après décrit en utilisant les formes d'onde précitées. Le fonctionnement du PDP comprend les étapes d'établissement du déclenchement, de décharge du déclenchement, de décharge principale, d'entretien et d'effacement. Le fonctionnement de chaque étape est
décrit comme suit.
Si une tension de déclenchement -VT (Figure 2C) est appliquée à l'électrode de déclenchement 4 et si une tension Vw (Figure 2A) est appliquée à l'électrode de données, l'établissement du déclenchement se
produit pour accumuler des charges positives sur le diélectrique 5.
La décharge de déclenchement se produit lorsqu'une tension -VK (Figure 2D) est appliquée à une première cathode pour évacuer les charges positives accumulées sur le diélectrique 5 autour de la
première cathode.
L'étape de décharge principale est effectuée si une tension -VK est appliquée à la première cathode et si des données appliquées à
l'anode 3 existent.
La décharge générée au cours de l'étape de décharge principale est entretenue si une tension VSA (Figure 2B) est appliquée à l'anode d'entretien 7 et si une tension -VSK (Figure 2D) est appliquée à la
cathode 8.
La décharge est supprimée lorsqu'une tension -VB (Figure 2D)
est appliquée aux cathodes 8.
Si la différence de potentiel appliquée entre deux électrodes est supérieure à une tension d'amorçage de décharge, une décharge est amorcée. Si la différence de potentiel appliquée entre deux électrodes est supérieure à une tension d'entretien de décharge, la décharge est entretenue. Si la différence de potentiel appliquée entre deux électrodes est inférieure à une tension d'entretien de décharge, la
décharge est supprimée.
Afin de fonctionner comme décrit ci-dessus, les circuits pour générer les impulsions appliquées aux électrodes respectives comme représenté sur les Figures 2A à 2D sont nécessaires. Parmi eux, la
configuration du circuit de commande des cathodes est décrite.
La Figure 3 est un schéma de circuit de commande de cathode
d'un PDP classique.
Sur la Figure 3, le circuit comprend des premier à quatrième registres à décalage 10, 20, 30, 40 pour mémoriser et délivrer quatre signaux de données correspondants D1, D2, D3 et D4 conformément à quatre signaux d'horloge CK1, CK2, CK3 et CK4, respectivement, des portes ET 50, 60, 70 et 80 pour effectuer des intersections logiques en recevant les signaux de sortie des registres à décalage 10, 20, 30 et 40 et quatre signaux de validation correspondants EN1, EN2, EN3 et EN4, respectivement, un transistor PMOS Q1 ayant une électrode de grille qui reçoit le signal de sortie de la porte ET 50 et une électrode de source à laquelle une tension -VB est appliquée, une diode 90 ayant une électrode de cathode reliée à l'électrode de source du transistor PMOS Q1 et une électrode d'anode reliée à l'électrode de drain du transistor PMOS Q1, une diode 130 possédant une électrode de cathode reliée à une électrode de drain du transistor PMOS Q1 et une électrode d'anode reliée à une borne de sortie Kn, un transistor NMOS Q2 possédant une électrode de grille qui reçoit le signal de sortie de la porte ET 60, une électrode de drain reliée à l'électrode de cathode de diode 130 et une électrode de source à laquelle est appliquée une tension -VsK, une diode 100 possédant une électrode de cathode reliée à l'électrode de source du transistor NMOS Q2 et une électrode d'anode reliée à l'électrode de drain du transistor NMOS Q2, des transistors NMOS Q3 et Q4 possédant des électrodes de grille qui reçoivent les signaux de sortie des portes ET 70 et 80, des électrodes de drain reliées à l'électrode de drain du transistor PMOS Q1 et des électrodes de source auxquelles est appliquée une tension -VK, respectivement, une diode 110 possédant une électrode de cathode reliée à l'électrode de source du transistor NMOS Q3 et une électrode d'anode reliée à l'électrode de drain du transistor NMOS Q3, et une diode 120 possédant une électrode de cathode reliée à l'électrode de source du transistor NMOS Q4 et une électrode d'anode reliée à l'électrode de drain du
transistor NMOS Q4.
La Figure 4 représente le fonctionnement du circuit représenté sur la Figure 3 et une forme d'onde générée par l'intermédiaire de la
borne de sortie Kn.
Le fonctionnement du circuit de commande de cathode est décrit
ci-après en référence aux Figures 3 et 4.
Durant une première période (1), la forme d'onde dans le cas o le transistor NMOS Q4 est conducteur et le transistor PMOS Q1 et les transistors NMOS Q2 et Q3 sont non conducteurs, est représentée et
une tension -VK est générée.
Durant une deuxième période (2), la forme d'onde dans le cas o le transistor PMOS Q1 est conducteur et les transistors NMOS Q2, Q3 et Q4 sont non conducteurs, est représentée et une tension -VB est générée. Durant une troisième période (3), la forme d'onde dans le cas o le transistor NMOS Q3 est conducteur et le transistor PMOS Q1 et les transistors NMOS Q2 et Q4 sont non conducteurs, est représentée, et
une tension -VK est générée.
Durant une quatrième période (4), la forme d'onde dans le cas o le transistor NMOS Q2 est conducteur et le transistor PMOS Q1 et les transistors NMOS Q3 et Q4 sont non conducteurs, est représentée et
une tension -VSK est générée.
Cependant, puisque la configuration du circuit de commande de cathode classique est compliquée, l'encombrement de la puce pour son
intégration est important.
Un des buts de la présente invention est de proposer un circuit de commande de cathode pour un panneau d'affichage à plasma, dont la
configuration est simple.
Un autre but de la présente invention est de proposer un circuit de commande de cathode pour un panneau d'affichage à plasma,
permettant de réduire l'encombrement de puce pour son intégration.
Afin d'atteindre le but précité, le circuit de commande de cathode pour un panneau d'affichage à plasma selon la présente invention comporte: des premier, deuxième et troisième moyens de mémorisation pour mémoriser et délivrer des données en réponse à des premier, deuxième et troisième signaux d'horloge, respectivement; des première, deuxième et troisième portes ET pour effectuer des intersections logiques en recevant les signaux de sortie des premier, deuxième et troisième moyens de mémorisation et des premier, deuxième et troisième signaux de validation, respectivement; un premier transistor possédant une électrode de grille qui reçoit le signal de sortie de la première porte ET et une électrode de source à laquelle est appliquée une première tension; une résistance de polarisation possédant une première extrémité à laquelle est appliquée une deuxième tension et l'autre extrémité étant reliée à une borne de sortie; une première résistance ayant une première extrémité reliée à l'autre extrémité de la résistance de polarisation et l'autre extrémité étant reliée à l'électrode de drain dudit premier transistor; une diode possédant une électrode d'anode et une électrode de cathode qui sont reliées à la première extrémité et à l'autre extrémité de la première résistance, respectivement; et des deuxième et troisième transistors possédant des électrodes de grille auxquelles sont appliqués les signaux de sortie des deuxième et troisième portes ET, respectivement, des électrodes de drain reliées à la borne de sortie, et des électrodes de source
auxquelles est appliquée une troisième tension.
Les buts précités et autre avantages de la présente invention
ressortiront mieux à la description détaillée d'un mode de réalisation de
celle-ci en référence aux dessins annexés sur lesquels: la Figure 1 représente la structure d'un panneau d'affichage à
plasma à mémoire du type à courant continu classique (PDP).
Les Figures 2A à 2D représentent des formes d'onde pour
commander le PDP à mémoire du type à courant continu classique.
La Figure 3 est un schéma de circuit de commande de cathode
d'un PDP à mémoire du type à courant continu classique.
La Figure 4 est une forme d'onde expliquant le fonctionnement du circuit représenté sur la Figure 3. La Figure 5 est un schéma de circuit du circuit de commande de cathode d'un panneau d'affichage à plasma du type à mémoire à
courant continu selon la présente invention.
Les Figures 6A et 6B représentent la configuration du circuit
représenté sur la Figure 5.
Les Figures 7A et 7B, 8A et 8B, 9A et 9B sont des schémas de
circuit simplifiés du circuit représenté sur la Figure 5.
Le circuit de commande de cathode d'un panneau d'affichage à plasma du type à mémoire à courant continu selon la présente invention
sera décrit en référence aux dessins annexés.
La Figure 5 est un schéma de circuit du circuit de commande de cathode d'un panneau d'affichage à plasma du type à mémoire à
courant continu selon la présente invention.
Sur la Figure 5, le circuit comprend des premier, deuxième et troisième registres à décalage 200, 210 et 220 pour mémoriser et délivrer des données Dl, D2 et D3 en réponse à des premier, deuxième et troisième signaux d'horloge, CK1, CK2 et CK3; des portes ET 230, 240 et 250 pour effectuer des intersections logiques en recevant les signaux de sortie des registres à décalage 200, 210 et 220 et les signaux de validation EN1, EN2 et EN3, respectivement; un transistor NMOS Q5 possédant une électrode de grille à laquelle sont appliqués les signaux de sortie des portes ET 230, 240 et 250 et une électrode de source à laquelle est appliquée une tension VSK; une résistance RB possédant une première extrémité à laquelle est appliquée une tension -VB et l'autre extrémité étant reliée à la borne de sortie Kn; une résistance rn ayant une première extrémité reliée à l'autre extrémité de la résistance RB et l'autre extrémité étant reliée à l'électrode de drain du transistor NMOS Q5; une diode 310 montée en parallèle sur la résistance rn, une diode 320 ayant une électrode d'anode reliée à l'électrode de source NMOS Q5 et une électrode de cathode reliée à l'électrode de drain du transistor NMOS Q5; un transistor NMOS Q6 possédant une électrode de grille à laquelle est appliqué le signal de sortie de la porte ET 240, une électrode de drain reliée à la borne de sortie Kn et une électrode de source à laquelle est appliquée une tension -VK; une diode 270 possédant une électrode d'anode reliée à l'électrode de source du transistor NMOS Q6 et une électrode de cathode reliée à l'électrode de drain du transistor NMOS Q6; un transistor NMOS Q7 possédant une électrode de grille à laquelle est appliqué le signal de sortie de la porte ET 250, une électrode de drain reliée à la borne de sortie Kn et une électrode de source à laquelle est appliquée une tension -VK; et une diode 280 possédant une électrode d'anode reliée à l'électrode de source du transistor NMOS Q7 et une électrode de cathode reliée à l'électrode de drain du transistor NMOS
Q7.
Dans la structure telle que décrite ci-dessus, puisque la période de décharge de déclenchement ou d'écriture d'une des cathode ne doit pas être chevauchée par celle d'une autre cathode, les registres à décalage 210 et 220 et les transistors NMOS Q6 et Q7 sont disposés séparément. Si les signaux de sortie des portes ET 240 et 250 sont appliqués à une porte OU, il est possible de réaliser le circuit en
utilisant un unique transistor NMOS.
Egalement, puisqu'il existe des diodes 320, 330 et 340 entre les électrodes de drain et les électrodes de source des transistors NMOS Q5, Q6 et Q7, si les électrodes de drain du transistor NMOS Q5 et des transistors NMOS Q6 et Q7 sont reliées sans diode 310 ni résistance 300, un court-circuit se produit entre les tensions -VSK et -VK lorsque
les transistors NMOS Q6 et Q7 sont conducteurs.
Les Figures 6A et 6B, 7A et 7B, 8A et 8B, et 9A et 9B sont des schémas de circuit simplifiés du circuit représenté sur la Figure 5 à l'instant des opérations respectives et des graphiques représentant la variation des tensions de sortie en fonction du temps. Les schémas de circuit simplifiés représentent des circuits en ce qui concerne les
transistors Q5 et Q6.
Pour les niveaux de tension des formes d'onde de cathode respectives, en supposant que la tension du niveau de décharge de déclenchement et du niveau d'écriture est désignée par -VK, la tension d'entretien est désignée par -VSK et la tension de suppression est désignée par -VB, alors on peut dire que -VK < VSK < VB Les Figures 6A et 6B représentent un phénomène de retard dans le cas o n'existent ni la résistance rn ni la diode 310, qui peut être simplifié si le transitor Q5 est conducteur et ensuite rendu non conducteur. En supposant qu'un condensateur entre le drain et la source du transistor Q6 est C1, lorsque le transistor Q2 est rendu non conducteur (à partir de l'état conducteur), le retard de la tension de sortie VKn
est calculé comme suit.
-t -t RBC1 veRBC1 VKn = -VB(1 - e) - VKe...(1) L'équation ci-dessus (1) est exprimée dans un graphique représenté sur la Figure 6B. On comprendra de la Figure 6B que la tension de sortie VKn maintient la tension -VB lorsque le transistor est conducteur et que la tension de sortie VKn maintient la tension -VK lorsque le transistor est non conducteur. Alors, la tension de sortie VKn est retardée comme exprimé dans l'équation (1), pour s'élever à
une tension -VB.
Les Figures 7A et 7B démontrent un phénomène de retard dans le cas o il n'y a pas de résistance rn. Ici, la Figure 7A représente le
circuit simplifié.
Lorsque le transistor Q6 est conducteur, le transistor Q5 est rendu conducteur depuis l'état non conducteur et le transistor Q6 est rendu non conducteur, en supposant qu'un condensateur entre le drain et la source du transistor Q6 est C1 et qu'un condensateur entre le drain et la source du transistor Q5 est C2, le retard de la tension de
sortie VKn est calculé comme suit.
-t -t
RBC2 VRBICI
VKn = -VB(1 - e) - Ve..(2) On comprendra de la Figure 7B que la tension de sortie VKn maintient la tension -VB et ensuite devient la tension -VK lorsque l'un des transistors Q6 et Q7 est rendu conducteur et que le transistor Q5 est rendu non conducteur. Lorsque le transistor Q5 est rendu conducteur et que l'un des transistors Q6 et Q7 est rendu non conducteur, la tension de sortie VKn est retardée comme exprimée dans
l'équation (2), pour s'élever à la tension -VSK.
En résultat, comme représenté sur les Figures 6B et 7B, si la résistance rn n'existe pas, un délai considérable apparaît par suite de la résistance RB générée lorsque la borne de sortie Kn effectue une transition de tension -VK à -VB et de -VK à -VSK Les Figures 8A et 8B et 9A et 9B représentent la caractéristique
de retard dans le cas o la résistance rn est connectée.
Tout d'abord, les Figures 8A et 8B expliquent un phénomène de retard dans le cas o la résistance rn et la diode 310 sont directement connectées et représentent le cas d'un transistor Q6 rendu conducteur
et ensuite non conducteur.
Sur la Figure 8B, en supposant qu'un condensateur entre le drain et la source du transistor Q6 est C1, le retard de la tension de sortie VKn est calculé comme étant -t -t VKn = - VB(1 - BC - - VeRBC1...(3) lorsque l'inégalité -VSK < VKn < VB est vraie, mais étant donné une valeur VKn telle que -VK < VKn < VSK, alors VKn est calculé ainsi -t -t r'Ci V rnCi VKn = -VSK(1 - e Ke... (Y) L'équation ci-dessus (3') indique la variation de tension de -VK à -VSK lorsque le transistor Q6 est rendu conducteur et ensuite rendu
non conducteur, et l'équation (3) indique la variation de tension de -
VSK à -VB.
On comprendra de la Figure 8B que la tension de sortie VKn maintient la tension -VB et ensuite chute à la tension -VK lorsque le transistor Q5 est conducteur. Lorsque le transistor Q5 est non conducteur, la tension de sortie VKn est retardée comme représenté
dans l'équation (3) pour s'élever à la tension -VB.
Les Figures 9A et 9B expliquent un phénomène de retard dans le
cas o la résistance rn et la diode 310 sont connectées en parallèle.
Lorsque le transistor Q6 conducteur est rendu non conducteur, et lorsque le transistor Q5 non conducteur est rendu conducteur, respectivement, en supposant que les condensateurs entre chaque drain et source des transistors Q5 et Q6 sont C1 et C2, le retard de la tension de sortie VKn est calculé comme suit: -t -t = VsK(1 rnC2) - rn(4)I Vn= -VSK(l - e) Ke.. 4 On comprendra de la Figure 9B que la tension de sortie VKn maintient la tension -VB et ensuite chute à la tension -VK lorsque l'un des transistors Q6 et Q7 est rendu conducteur et que le transistor Q5 est rendu non conducteur. Lorsque l'un des transistors Q6 et Q7 est rendu non conducteur et le transistor Q5 est non conducteur, la tension de sortie VKn est retardée comme représenté dans l'équation
(4) ci-dessus pour s'élever à la tension -VS.
Par conséquent, ainsi qu'on le comprendra de l'explication qui précède, dans le cas de la Figure 9B, le retard est minimal et la forme
d'onde du circuit de commande de cathode peut être générée.
Par conséquent, la présente invention constitue le circuit de sorte que la résistance rn et la diode 310 soient connectées en
parallèle.
Si le transistor Q5 est conducteur, le courant de décharge circule à travers le transistor Q5. Cependant, puisque la plupart du courant circule à travers la diode 310, la quantité d'énergie consommée dans la résistance rn est faible. Egalement, lorsque seulement un des transistors Q6 et Q7 est conducteur, puisque le courant circule depuis la tension -VSK à la tension -VK à travers la résistance rn, la quantité
d'énergie consommée dans la résistance rn est faible.
En d'autres termes, le circuit de commande de cathode du panneau d'affichage à plasma selon la présente invention remplace le transistor de commande de source Q1 comme représenté sur la Figure 3 par une résistance RB comme représenté sur la Figure 5 et réduit ainsi
le coût d'un circuit de commande.
Le retard dû à la résistance RB diminue le retard du signal de sortie en introduisant la résistance rn comme représenté sur la Figure 5. Par conséquent, puisque la configuration du circuit de commande de cathode du panneau d'affichage à plasma selon la présente invention est simplifiée en comparaison d'un circuit classique, l'encombrement
d'une puce pour son intégration peut être réduit.
Claims (6)
1. Circuit de commande de cathode pour un panneau d'affichage à plasma, caractérisé en ce qu'il comporte: des premier, deuxième et troisième moyens de mémorisation (200, 210, 220) pour mémoriser et délivrer des données en réponse à des premier, deuxième et troisième signaux d'horloge (CK1, CK2, CK3), respectivement; des première, deuxième et troisième portes ET (230, 240, 250) pour effectuer des intersections logiques en recevant les signaux de sortie desdits premier, deuxième et troisième moyens de mémorisation et des premier, deuxième et troisième signaux de validation (EN1, EN2, EN3), respectivement; 1 5 un premier transistor (Q5) ayant une électrode de grille qui reçoit le signal de sortie de ladite première porte ET et une électrode de source à laquelle est appliquée une première tension (VSK); une résistance de polarisation (RB) ayant une première extrémité à laquelle est appliquée une deuxième tension (-VB) et l'autre extrémité étant reliée à une borne de sortie (Kn); une première résistance (rn) ayant une première extrémité reliée à l'autre extrémité de ladite résistance de polarisation et l'autre extrémité étant reliée à l'électrode de drain dudit premier transistor; une diode (310) possédant une électrode d'anode et une électrode de cathode qui sont reliées à ladite première extrémité et à l'autre extrémité de ladite première résistance, respectivement; et des deuxième et troisième transistors (Q6, Q7) possédant des électrodes de grille auxquelles les signaux de sortie des deuxième et troisième portes ET sont appliqués, respectivement, des électrodes de drain reliées à ladite borne de sortie, et des électrodes de source
auxquelles est appliquée une troisième tension (-VK).
2. Circuit de commande de cathode pour un panneau d'affichage à plasma selon la revendication 1, caractérisé en ce que ladite première
tension (VsK) est supérieure à ladite deuxième tension (-VB).
3. Circuit de commande de cathode pour un panneau d'affichage à plasma selon la revendication 2, caractérisé en ce que ladite deuxième
tension (-VB) est supérieure à ladite troisième tension (-VK).
4. Circuit de commande de cathode pour un panneau d'affichage à plasma dans le circuit de commande pour un panneau d'affichage à plasma possédant une pluralité d'anodes, une pluralité de cathodes, une électrode de déclenchement et une électrode d'entretien, caractérisé en ce que ledit circuit de commande pour commander ladite pluralité de cathodes comporte: des premier, deuxième et troisième moyens de mémorisation pour mémoriser et délivrer des données en réponse à des premier, deuxième et troisième signaux d'horloge, respectivement; des première, deuxième et troisième portes ET pour effectuer des intersections logiques en recevant les signaux de sortie desdits premier, deuxième et troisième moyens de mémorisation et des premier, deuxième et troisième signaux de validation, respectivement; un premier transistor ayant un électrode de grille qui recoit le signal de sortie de ladite première porte ET et une électrode de source à laquelle est appliquée une première tension; une résistance de polarisation ayant une première extrémité à laquelle est appliquée une deuxième tension et l'autre extrémité étant reliée à une borne de sortie; une première résistance ayant une première extrémité reliée à l'autre extrémité de ladite résistance de polarisation et l'autre extrémité étant reliée à l'électrode de drain dudit premier transistor; une diode ayant une électrode d'anode et une électrode de cathode qui sont reliées à ladite première extrémité et à l'autre extrémité de ladite première résistance, respectivement; et des deuxième et troisième transistors possédant des électrodes de grille auxquelles sont appliqués les signaux de sortie des deuxième et troisième portes ET, respectivement, des électrodes de drain reliées à ladite borne de sortie, et des électrodes de source auxquelles est
appliquée une troisième tension.
5. Circuit de commande de cathode pour un panneau d'affichage à plasma selon la revendication 4, caractérisé en ce que ladite première
tension est supérieure à ladite deuxième tension.
6. Circuit de commande de cathode pour un panneau d'affichage à plasma selon la revendication 5, caractérisé en ce que ladite deuxième
tension est supérieure à ladite troisième tension.
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| JP2974913B2 (ja) | 1999-11-10 |
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