FR2693812A1 - Procédé et dispositif d'alignement de trames de données. - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 76
- 238000010200 validation analysis Methods 0.000 claims description 33
- 230000007704 transition Effects 0.000 claims description 20
- 238000012360 testing method Methods 0.000 claims description 18
- 230000003466 anti-cipated effect Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 abstract description 3
- 230000014509 gene expression Effects 0.000 description 7
- 229910052717 sulfur Inorganic materials 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000009432 framing Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
Un dispositif d'alignement de trame (104) détecte des motifs de synchro constitués d'au moins deux unités de données ayant une première valeur (A1) suivies par au moins deux unités de données ayant une seconde valeur (A2) dans un signal de données série. Les données série sont démultiplexées en unités de données parallèles, qui sont stockées dans un registre à décalage (101) ayant une capacité de deux unités de données. Les éléments binaires des données stockées sont examinées pour détecter une unité ayant la première valeur (A1). Si oui, les données d'alignement indiquant sa position sont produites. Les données d'alignement sont mémorisées et sont utilisées pour extraire des unités consécutives du registre à décalage. Les nouvelles et anciennes données d'alignement (D, E, F, G, H) sont comparées pour détecter des unités alignées ayant la première valeur (A1). Un motif de synchro est reconnu comme une séquence d'unités alignées de cette sorte suivies par une séquence consécutive d'unités ayant la seconde valeur (A2).
Description
PROCEDE ET DISPOSITIF D'ALIGNEMENT DE TRAMES DE DONNEES
ARRIERE-PLAN DE L'INVENTION
Cette invention est relative à l'alignement d'octet et de trame d'un signal de données série à haute vitesse tel qu'un signal de réseau optique synchrone (SONET).
ARRIERE-PLAN DE L'INVENTION
Cette invention est relative à l'alignement d'octet et de trame d'un signal de données série à haute vitesse tel qu'un signal de réseau optique synchrone (SONET).
Un signal SONET est divisé en trames, chacune d'elles débute par un motif de synchronisation (appelé dans la suite du document motif de synchro). Un dispositif d'alignement de trame, dans l'appareil de réception, recherche le groupe de binaires de synchrovdes données entrantes, et après l'avoir trouvé, vérifie que ce groupe de binaires de synchro revient à des intervalles égaux à la longueur de la trame. En détectant la position du motif de synchro, le dispositif d'alignement de trame peut séparer correctement les données série en octets (alignement d'octet) et peut grouper ces octets en trames (alignement de trame).
La manière idéale de détecter un motif de synchro est de décaler le signal entrant, élément binaire par élément binaire, au moyen d'un registre à décalage ayant la longueur du motif de synchro, en testant les contenus du registre par rapport au motif de synchro à chaque décalage. Malheureusement, cela devient difficile aux débits typiques des systèmes de transmission optique synchrone, lesquels peuvent dépasser un gigabit par seconde. Par conséquent, le signal de données série est habituellement démultiplexé avant de détecter le motif de synchro. Par exemple, un démultiplexeur un-à-huit convertit le signal série en données d'un octet de large et permet au dispositif d'alignement de fonctionner à unhuitième de la vitesse de ligne.
Un dispositif d'alignement classique de ce type comporte un dispositif à décalage d'octet qui reçoit et décale les données entrantes, un octet à la fois. Puisque les données entrantes ne sont pas nécessairement alignées sur des frontières d'octets correctes, la capacité du dispositif à décalage d'octet est d'un octet de plus que la longueur du motif de synchro. Le motif de synchro est testé par rapport aux contenus du dispositif à décalage d'octet pour les huit alignements d'octet possibles.
Lorsqu'un motif de synchro est détecté, il est utilisé pour sélectionner un de ces alignements, produisant par ce moyen des données de sortie correctement alignées sur un octet. L'alignement correct de trames successives est vérifié en testant la présence du motif de synchrov au début de chaque trame.
Avec ce procédé classique d'alignement d'octet et de trame, un problème réside dans la grande taille du dispositif à décalage d'octet, qui prend une place excessive et dissipe une puissance excessive. Par exemple, un motif de synchro à quatre octets demande un dispositif à décalage d'octet à cinq étages comprenant classiquement quarante bascules. Un problème associé est la grande taille du circuit dont on a besoin pour comparer les contenus du dispositif à décalage d'octet avec la totalité du motif de synchro pour les huit alignements d'octet possibles. La taille de ce circuit devient un obstacle pour un fonctionnement à haute vitesse.
RESUME DE L'INVENTION
Par conséquent, un objectif de la présente invention est de réduire la taille des circuits d'alignement d'octet et de trame.
Par conséquent, un objectif de la présente invention est de réduire la taille des circuits d'alignement d'octet et de trame.
Un autre objectif de l'invention est d'augmenter la vitesse de fonctionnement des circuits d'alignement d'octet et de trame.
Le procédé selon l'invention recherche, dans des données série qui ont été démultiplexées en unités de données parallèles d'entrée, un motif de synchro comprenant au moins deux unités ayant une première valeur suivies par au moins deux unités ayant une seconde valeur. Ici, le mot "unité" indique un nombre fixé d'éléments binaires, tel que huit éléments binaires dans le cas de l'unité octet habituellement utilisée.
Des unités successives de données parallèles d'entrée sont stockées dans un registre à décalage ayant une longueur égale à deux unités, une unité étant introduite par décalage lorsqu'une autre unité est sortie par décalage. Presque tous les éléments binaires du registre à décalage sont examinés pour trouver une unité de données, alignée à une position arbitraire, ayant la première valeur. Quand une telle unité est trouvée, des données d'alignement, indiquant sa position dans le registre à décalage, sont produites, et les données d'alignement sont mémorisées sous la commande d'un signal d'activation.
Une comparaison des données d'alignement, avec des données d'alignement précédemment mémorisées, sert à détecter des unités consécutives alignées de manière identique ayant la première valeur. Quand un certain nombre d'unités de cette sorte ont été détectées, leurs données d'alignement sont utilisées pour extraire des unités de données consécutives en provenance de la même position dans le registre à décalage. Si un certain nombre d'unités consécutives ainsi extraites ont la seconde valeur, un signal de détection de motif de synchro est produit.
BREVE DESCRIPTION DES DESSINS
La figure I représente le format d'une trame.
La figure I représente le format d'une trame.
La figure 2 est un schéma fonctionnel du dispositif d'alignement de trame inventé.
La figure 3 est un graphe de transition d'état représentant le fonctionnement du dispositif d'alignement de trame inventé.
DESCRIPTION DETAILLEE DE L'INVENTION
L'invention va maintenant être décrite en référence aux dessins annexés. Le terme "octet" va être utilisé à la place du terme "unité", bien qu'il soit clair que l'invention puisse être appliquée à des unités autre que des octets. Les dessins expliquent l'invention mais ne restreignent pas son étendue.
L'invention va maintenant être décrite en référence aux dessins annexés. Le terme "octet" va être utilisé à la place du terme "unité", bien qu'il soit clair que l'invention puisse être appliquée à des unités autre que des octets. Les dessins expliquent l'invention mais ne restreignent pas son étendue.
La figure 1 représente le format de trame Niveau N de Module de Transport Synchrone (STM-N) recommandé par le Comité Consultatif de Télégraphie et Téléphonie
Internationales (recommandation CCITT G708). Une trame comprend un motif de synchro suivi de données de corps.
Internationales (recommandation CCITT G708). Une trame comprend un motif de synchro suivi de données de corps.
Le motif de synchro comprend N octets, chacun ayant une certaine valeur Al, suivis par N octets, chacun ayant une autre valeur A2. N peut être choisi selon la performance de synchronisation désirée, qui peut être mesurée par des paramètres tels que la moyenne attendue de temps de défaut de cadrage et de temps de recadrage. (Le temps de défaut de cadrage est le temps écoulé jusqu'à la perte d'alignement de trame ; le temps de recadrage est le temps écoulé depuis la perte d'alignement de trame jusqu'au retour de l'alignement.)
L'explication suivante va supposer que N est égal à deux, de façon à ce qu'un motif de synchro comprenne trente-deux éléments binaires, se décomposant en deux octets Ai suivis par deux octets A2. Les valeurs de Ai et
A2 ne sont pas arbitraires, mais sont choisies de façon à éviter toute ambiguïté comme expliqué ci-dessous. Par exemple, Ai peut être égal à 11110110 et A2 peut être égal à 00101000.
L'explication suivante va supposer que N est égal à deux, de façon à ce qu'un motif de synchro comprenne trente-deux éléments binaires, se décomposant en deux octets Ai suivis par deux octets A2. Les valeurs de Ai et
A2 ne sont pas arbitraires, mais sont choisies de façon à éviter toute ambiguïté comme expliqué ci-dessous. Par exemple, Ai peut être égal à 11110110 et A2 peut être égal à 00101000.
En se référant à la figure 2, le dispositif d'alignement de trame selon l'invention comprend un registre à décalage d'octet 101, un dispositif d'examen de données 102, un circuit logique OU 103, un dispositif d'alignement 104, un circuit de mémorisation 105, un premier dispositif de comparaison de données 106, un circuit de validation 107, un circuit de réinitialisation 108, un second dispositif de comparaison de données 109, un dispositif de détection de binaires de synchro 110, un circuit de protection de synchro 111, et un compteur de trames 112. Les signaux notés A à H, et les signaux notés
K et L, sont des signaux numériques parallèles comprenant les nombres d'éléments binaires indiqués. Les autres signaux sont des signaux numériques à un élément binaire ayant deux états, repérés ci-dessous par vrai (ou un) et faux (ou zéro).
K et L, sont des signaux numériques parallèles comprenant les nombres d'éléments binaires indiqués. Les autres signaux sont des signaux numériques à un élément binaire ayant deux états, repérés ci-dessous par vrai (ou un) et faux (ou zéro).
Le registre à décalage d'octet 101 est un registre à décalage à seize éléments binaires qui reçoit des données d'entrée A d'un octet de large. Lorsque chaque nouvel octet de données d'entrée A est reçu, les contenus du registre à décalage d'octet 101 sont décalés de huit éléments binaires vers la droite, laissant vacant par ce moyen les huit éléments binaires les plus à gauche, et le nouvel octet de données d'entrée A est chargé dans les huit éléments binaires laissés vacants. Les quinze premiers éléments binaires du registre à décalage d'octet 101 sont fournis sous une forme parallèle en tant que données de test B au dispositif d'examen de données 102 et en tant que données intermédiaires C au dispositif d'alignement 104. Les données de test B et les données intermédiaires C sont identiques.
Le dispositif d'examen de données 102 recherche la valeur Ai dans les données de test B à quinze éléments binaires reçues du registre à décalage d'octet 101, en comparant Ai aux éléments binaires un à huit, aux éléments binaires deux à neuf, et ainsi de suite, la dernière comparaison étant effectuée avec les éléments binaires huit à quinze. Le dispositif d'examen de données 102 est adapté pour exécuter ces huit comparaisons simultanément et est adapté pour sortir le résultat en tant que données d'alignement D et E (D et E sont identiques). Si Al ne concorde pas avec les contenus des données de test B, quelle que soit la position, tous les éléments binaires de D et de E sont à zéro.Si une concordance est détectée, un seul élément binaire est mis à un dans D et dans E, indiquant la position d'élément binaire de démarrage dans les données de test B, à laquelle la concordance a été détectée. Cette position sera notée par la suite comme l'alignement de phase de l'octet Al.
Par exemple, si Al concorde avec les éléments binaires deux à neuf des données de test B, alors les données d'alignement D et E sont toutes deux égales à 01000000. L'ambiguïté est évitée en utilisant une valeur
AI (telle que 11110110) qui ne peut pas survenir deux fois dans un quelconque jeu de quinze éléments binaires consécutifs.
AI (telle que 11110110) qui ne peut pas survenir deux fois dans un quelconque jeu de quinze éléments binaires consécutifs.
Le circuit logique OU 103 effectue le OU logique des huit éléments binaires des données d'alignement E, produisant par ce moyen un signal I de détection de premier octet de synchro à un élément binaire qui a la valeur zéro quand aucune concordance n'est détectée et qui a la valeur un quand une concordance est détectée. Le signal I de détection de premier octet de synchro est fourni au circuit de mémorisation 105 et au premier dispositif de comparaison de données 106.
Le dispositif d'alignement 104 sélectionne huit éléments binaires consécutifs à partir des données intermédiaires C à quinze éléments binaires reçues du registre à décalage d'octet 101, démarrant à une position d'élément binaire indiquée par les données d'alignement mémorisées F reçues du circuit de mémorisation 105. Les huit éléments binaires sélectionnés sont sortis en tant qu'un octet de données de sortie K. Les mêmes huit éléments binaires sont aussi fournis au second dispositif de comparaison de données 109 en tant qu'octet de test L.
Le circuit de mémorisation 105 est commandé par deux signaux : le signal I de détection de premier octet de synchro reçu du circuit logique OU 103, et un signal de validation J reçu du circuit de validation 107. Si ces deux signaux I et J sont vrais tous les deux, le circuit de mémorisation 105 mémorise les données d'alignement D reçues du dispositif d'examen de données 102. ~ La mémorisation est synchronisée à l'arrivée de nouvelles données d'entrée A dans le registre à décalage d'octet 101, de façon à survenir, par exemple, juste avant que le dispositif d'examen de données 102 ne mette à jour la valeur des données d'alignement D.Le circuit de mémorisation 105 fournit les données mémorisées en tant que données d'alignement F au dispositif d'alignement 104, et en tant que données d'alignement H au premier dispositif de comparaison de données 106 (F et H sont identiques). En plus, le circuit de mémorisation 105 passe les données d'alignement D à travers le premier dispositif de comparaison de données 106 en tant que données d'alignement G (D et G sont identiques).
Le premier dispositif de comparaison de données 106 compare les données d'alignement G et les données d'alignement mémorisées H et envoie le résultat de la comparaison au dispositif de détection de groupe de binaires de synchro 110 et au circuit de protection de synchro 111 en tant que signal de concordance d'alignement N et en tant que signal de non-concordance d'alignement M. Ces deux signaux indiquent le résultat de comparaison de manière opposée : le signal de concordancè d'alignement N est vrai lorsque les données d'alignement
G et les données d'alignement mémorisées H sont les mêmes ; le signal de non-concordance d'alignement M est vrai lorsque les données d'alignement G et les données d'alignement mémorisées H sont différentes.La sortie des signaux de concordance et de non-concordance d'alignement
N et M est aussi conditionnée au signal I de détection de premier octet de synchro et au signal de validation J. Le signal de non-concordance d'alignement M ne peut pas devenir vrai à moins que le signal I de détection de premier octet de synchro et le signal de validation J ne soient tous les deux vrais. Le signal de concordance d'alignement N ne peut pas devenir vrai à moins quelles valeurs du signal courant et du signal précédent I de détection de premier octet de synchro ne soient toutes les deux vraies.
G et les données d'alignement mémorisées H sont les mêmes ; le signal de non-concordance d'alignement M est vrai lorsque les données d'alignement G et les données d'alignement mémorisées H sont différentes.La sortie des signaux de concordance et de non-concordance d'alignement
N et M est aussi conditionnée au signal I de détection de premier octet de synchro et au signal de validation J. Le signal de non-concordance d'alignement M ne peut pas devenir vrai à moins que le signal I de détection de premier octet de synchro et le signal de validation J ne soient tous les deux vrais. Le signal de concordance d'alignement N ne peut pas devenir vrai à moins quelles valeurs du signal courant et du signal précédent I de détection de premier octet de synchro ne soient toutes les deux vraies.
Le circuit de validation 107 reçoit un signal de détection de synchro O, deux signaux de recherche R et S, et un signal de position de synchro anticipé U, et produit le signal de validation J qui valide les contenus du circuit de mémorisation 105 à mettre à jour et le signal de non-concordance d'alignement M sortir. Le signal de validation J est affirmé (rendu vrai) quand l'expression logique
R OU (S ET U)
passe de faux à vrai. Le signal de validation J est négativé (rendu faux) quand l'expression logique
O OU NON[R OU (S ET U) ]
est vraie. Dans les autres cas, le signal de validation J reste dans son état existant. Les symboles
O, R, S et U, dans ces expressions logiques, indiquent les signaux repérés à la figure 2.
R OU (S ET U)
passe de faux à vrai. Le signal de validation J est négativé (rendu faux) quand l'expression logique
O OU NON[R OU (S ET U) ]
est vraie. Dans les autres cas, le signal de validation J reste dans son état existant. Les symboles
O, R, S et U, dans ces expressions logiques, indiquent les signaux repérés à la figure 2.
Le circuit de réinitialisation 108 réinitialise le compteur de trames 112 au moyen d'un signal de réinitialisation T, qui est produit en effectuant le ET logique du signal de détection de synchro O et du signal de recherche R.
Le second dispositif de comparaison de données 109 compare l'octet de test L reçu du dispositif d'alignement 104 à la valeur de synchro A2 et fournit le résultat de la comparaison au dispositif de détection de motif de synchro 110 en tant que signal P de détection de second octet de synchro, qui est vrai quand l'octet de test L concorde avec la valeur de A2 et qui est faux sinon.
Le dispositif de détection de groupe de binaires de synchro 110 reçoit le signal de concordance d'alignement
N et le signal P de détection de second octet de synchro, teste l'occurrence du groupe de binaires de synchro= et envoie le résultat en tant que signal de détection de synchro O au circuit de validation 107 et au circuit de réinitialisation 108, et en tant que signal de détection de synchro Q identique au circuit de protection de synchro 111. Spécifiquement, le dispositif de détection de motif de synchro 110 affirme les signaux de détection de synchro O et Q sur la réception d'un signal de concordance d'alignement N suivi consécutivement par deux signaux P de détection de second octet de synchro, et négative les signaux de détection de synchro o et Q dans les autres cas.
N et le signal P de détection de second octet de synchro, teste l'occurrence du groupe de binaires de synchro= et envoie le résultat en tant que signal de détection de synchro O au circuit de validation 107 et au circuit de réinitialisation 108, et en tant que signal de détection de synchro Q identique au circuit de protection de synchro 111. Spécifiquement, le dispositif de détection de motif de synchro 110 affirme les signaux de détection de synchro O et Q sur la réception d'un signal de concordance d'alignement N suivi consécutivement par deux signaux P de détection de second octet de synchro, et négative les signaux de détection de synchro o et Q dans les autres cas.
Le circuit de protection de synchro 111 reçoit le signal de non-concordance d'alignement M précédemment mentionné et le signal de détection de synchro Q et signal de détection de synchro anticipé V, et produit un signal en trame W et les signaux de recherche R et S. Le premier signal de recherche R indique que l'alignement de trame a été perdu et que le dispositif d'alignement de trame recherche un premier motif de synchro. Le second signal de recherche S indique qu'un premier motif de synchro a été détecté et que le dispositif d'alignement de trame vérifie un second motif de synchro, ou qu'un motif de synchro a été manqué et que le dispositif d'alignement de trame effectue une vérification pour voir si le motif de synchro va réapparaître dans la prochaine trame.Le signal en trame W indique si le dispositif d'alignement de trame est dans l'alignement ou en dehors de l'alignement, et est fourni aux autres circuits pour indiquer si les données de sortie K sont valides ou non.
Le compteur de trames 112, après avoir été réinitialisé par le signal de réinitialisation T en provenance du circuit de réinitialisation 108, commence le comptage à la vitesse des données d'entrée démultiplexées, avec un cycle de comptage égal à la longueur d'octet d'une trame. Le comptage dans le compteur de trames 112 est décodé pour produire deux signaux : le signal de position de synchro anticipé U fourni au circuit de validation 107, et le signal de détection de synchro anticipé V fourni au circuit de protection de synchro 111. Le signal de détection de synchro anticipé V est affirmé pour un comptage, à une position fixée dans le cycle de comptage, par exemple lorsque le compteur de trames 112 dépasse sa limite de comptage pour revenir à la valeur zéro.Le signal de position de synchro anticipé U est affirmé pendant ce comptage et les trois comptages précédents, ainsi le signal de position de synchro anticipé U reste vrai pendant un intervalle équivalent à la longueur des éléments binaires de synchro. Le signal de détection de synchro anticipé V peut être fourni non seulement au circuit de protection de synchro 111, mais aussi aux circuits externes, non représentés sur la figure, en tant que signal impulsionnel indiquant la fin d'une trame et le début de la suivante.
Les blocs de circuit indiqués à la figure 1 comprennent des circuits logiques bien connus tels que des circuits logiques et des bascules. Les schémas dè circuit seront omis pour éviter de compliquer l'invention avec des détails superflus que les hommes de l'art peuvent aisément retrouver.
Pour la même raison, la description des dispositions de cadencement est aussi omise. Le fonctionnement du dispositif d'alignement de trame est synchronisé par un signal d'horloge non représenté sur la figure. En utilisant un indice K pour indiquer les cycles de cette horloge, les équations faisant intervenir le cadencement de signal sont classiquement sous la forme suivante
DK est produit à partir de BK-I
MK = NON (GK-1 ET HK-1) ET IK-1 ET IK-2
NK = GK-1 ET HK-1 ET IX~1 ET K~2
OK = PK ET PK-1 ET NK-
QK = QK-l
TK = OK-1 ET RK-1
Avec des éléments de circuit suffisamment rapides,
D peut être utilisé directement comme G, auquel cas GK = DK, et IK est le OU logique de tous les éléments binaires de EK. Cependant, avec des éléments de circuit plus lents, GK = DK-I, 1K est le OU logique de tous les éléments binaires de EK#î, et des circuits de mémorisation doivent être insérés dans le registre à décalage d'octet 101, le circuit logique OU 103, et le premier dispositif de comparaison de données 106.
DK est produit à partir de BK-I
MK = NON (GK-1 ET HK-1) ET IK-1 ET IK-2
NK = GK-1 ET HK-1 ET IX~1 ET K~2
OK = PK ET PK-1 ET NK-
QK = QK-l
TK = OK-1 ET RK-1
Avec des éléments de circuit suffisamment rapides,
D peut être utilisé directement comme G, auquel cas GK = DK, et IK est le OU logique de tous les éléments binaires de EK. Cependant, avec des éléments de circuit plus lents, GK = DK-I, 1K est le OU logique de tous les éléments binaires de EK#î, et des circuits de mémorisation doivent être insérés dans le registre à décalage d'octet 101, le circuit logique OU 103, et le premier dispositif de comparaison de données 106.
Dans les réalisations présentes, il se peut que ce soit G, plutôt que D, qui soit mémorisé pour obtenir F et
H, de façon à ce que dans le cycle d'horloge après que G est mémorisé, FK = HK = GK-l. Par conséquent, il y a un décalage de deux cycles d'horloge (si GK = DK) ou de trois cycles d'horloge (GK = DK-1) depuis la sortie des données de test B contenant la valeur Al jusqu'à la sortie des données d'alignement F et H mémorisées correspondantes en provenance du circuit de mémorisation 105.
H, de façon à ce que dans le cycle d'horloge après que G est mémorisé, FK = HK = GK-l. Par conséquent, il y a un décalage de deux cycles d'horloge (si GK = DK) ou de trois cycles d'horloge (GK = DK-1) depuis la sortie des données de test B contenant la valeur Al jusqu'à la sortie des données d'alignement F et H mémorisées correspondantes en provenance du circuit de mémorisation 105.
Le fonctionnement du dispositif d'alignement de trame selon l'invention va maintenant être expliqué en référence à la figure 3 qui représente les transitions d'états du circuit de protection de synchro 111. Le circuit de protection de synchro 111 comporte quatre états : un premier état hors trame S0, un dernier état hors trame S1, un premier état en trame S2, et un dernier état en trame S3. Les transitions entre ces états sont indiquées par une notation logique standard, un signe plus indiquant un OU, une juxtaposition indiquant un ET, et une barre de surlignement indiquant un NON.
Dans le premier état hors trame S0, les alignements d'octet et de trame ont été perdus, et le dispositif d'alignement de trame attend pour détecter un premier motif de synchro. Dans cet état, le premier signal de recherche R est vrai, le second signal de recherche S et le signal en trame W sont faux, et le signal de validation J sorti par le circuit de validation 107 est vrai. Le circuit de protection de synchro 111 reste dans cet état jusqu'à ce que le signal de détection de synchro
Q soit affirmé ; ce qui veut dire jusqu'à ce qu'un motif de synchro soit détecté.
Q soit affirmé ; ce qui veut dire jusqu'à ce qu'un motif de synchro soit détecté.
Lorsque chaque octet des données d'entrée A arrive, il est stocké dans les huit premiers éléments binaires du registre à décalage d'octet 101, l'octet précédent étant déplacé vers les huit seconds éléments binaires. Une particularité de la présente invention est que, sans s'occuper de la longueur du motif de synchro, le registre à décalage d'octet 101 a seulement besoin d'avoir une longueur de seize éléments binaires. Le dispositif d'examen de données 102 recherche la valeur de Al dans les quinze premiers éléments binaires du registre à décalage d'octet 101.
Lorsque le premier octet Al arrive, il sera complètement présent juste une fois dans les quinze éléments binaires recherchés par le dispositif d'examen de données 102. Quand le dispositif d'examen de données 102 trouve ce premier groupe Al, il indique la position du groupe Al en positionnant l'élément binaire correspondant dans les données d'alignement D et E. Le circuit logique OU 103 répond en affirmant le signal I de détection de premier octet de synchro, provoquant la mémorisation des données d'alignement D par le circuit de mémorisation 105 juste lorsque le premier octet Al est sorti par décalage du registre à décalage d'octet 101
Dans un groupe de binaires de synchro valide, le premier octet Al est suivi immédiatement par un second octet Al, lequel est détecté de la même façon par le dispositif d'examen de données 102 et le circuit logique
OU 103.Etant consécutifs, les premier et second octets
Al ont le même alignement de phase, ainsi les données d'alignement D du second octet Al, qui sont maintenant passées du dispositif d'examen de données 102 à travers le circuit de mémorisation 105 vers le premier dispositif de comparaison de données 106 en tant que données d'alignement G, concordent avec les données d'alignement
D du premier octet Al, qui sont maintenant mémorisées dans le circuit de mémorisation 105 et qui sont fournies au premier dispositif de comparaison de données 106 en tant que données d'alignement mémorisées H. Puisque les données d'alignement G et les données d'alignement mémorisées H concordent, le premier dispositif de comparaison de données 106 active le signal de concordance d'alignement N et met à zéro le signal de non-concordance d'alignement M.
Dans un groupe de binaires de synchro valide, le premier octet Al est suivi immédiatement par un second octet Al, lequel est détecté de la même façon par le dispositif d'examen de données 102 et le circuit logique
OU 103.Etant consécutifs, les premier et second octets
Al ont le même alignement de phase, ainsi les données d'alignement D du second octet Al, qui sont maintenant passées du dispositif d'examen de données 102 à travers le circuit de mémorisation 105 vers le premier dispositif de comparaison de données 106 en tant que données d'alignement G, concordent avec les données d'alignement
D du premier octet Al, qui sont maintenant mémorisées dans le circuit de mémorisation 105 et qui sont fournies au premier dispositif de comparaison de données 106 en tant que données d'alignement mémorisées H. Puisque les données d'alignement G et les données d'alignement mémorisées H concordent, le premier dispositif de comparaison de données 106 active le signal de concordance d'alignement N et met à zéro le signal de non-concordance d'alignement M.
Lorsque le second octet Al est sorti par décalage du registre à décalage d'octet 101, le circuit de mémorisation 105 mémorise ses données d'alignement D, qui ont les mêmes valeurs que les données d'alignement D dn premier octet Al. Les valeurs mémorisées sont fournies au dispositif d'alignement 104 en tant que données d'alignement F, ainsi qu'au premier dispositif de comparaison de données 106 en tant que données d'alignement H.
Le second octet Al est suivi immédiatement par le premier octet A2 qui, étant consécutif, est aligné en phase. Sur la base des données d'alignement mémorisées F fournies par le circuit de mémorisation 105, le dispositif d'alignement 104 extrait cet octet A2 des données intermédiaires C et le fournit en tant qu'octet de test L au second dispositif de comparaison de données 109. Le dispositif de comparaison de données 109 teste cet octet, trouve qu'il concorde avec le groupe A2, et affirme le signal P de détection de second octet de synchro.
Les valeurs AI et A2 sont telles que lorsque le dispositif d'examen de données 102 reçoit quinze éléments binaires contenant le premier octet A2, il ne détecte pas plus longtemps le groupe Al. Donc, le dispositif d'examen de données 102 remet tous les éléments binaires des données d'alignement D et E à zéro et le circuit logique
OU 103 négative le signal I de détection de premier octet de synchro. Par conséquent, lorsque le premier octet A2 est sorti par décalage du registre à décalage d'octet 101, le circuit de mémorisation 105 ne mémorise pas la valeur zéro de ses données d'alignement D, mais continue à fournir les données d'alignement F indiquant l'alignement de phase des premier et second octets Al au dispositif d'alignement 104.
OU 103 négative le signal I de détection de premier octet de synchro. Par conséquent, lorsque le premier octet A2 est sorti par décalage du registre à décalage d'octet 101, le circuit de mémorisation 105 ne mémorise pas la valeur zéro de ses données d'alignement D, mais continue à fournir les données d'alignement F indiquant l'alignement de phase des premier et second octets Al au dispositif d'alignement 104.
Le second octet A2 est par conséquent traité de la même façon que le premier, obligeant le second dispositif de comparaison de données 109 à affirmer de nouveau le signal P de détection de second octet de synchro. Le dispositif de détection de motif de synchro 110 à maintenant reçu un signal de concordance d'alignement N et deux signaux P de détection de second octet de synchro de manière consécutive, ainsi il affirme les signaux de détection de synchro O et Q. L'affirmation du signal de détection de synchro O oblige le circuit de validation 107 à négativer le signal de validation J.L'affirmation du signal de détection de synchro Q oblige le circuit de protection de synchro 111 à changer du premier état hors trame SO pour le dernier état hors trame S1, à négativer le premier signal de recherche R, et à activer le second signal de recherche S. Cependant, avant que le premier signal de recherche R ne soit négativé, il y a un intervalle pendant lequel le signal de détections de synchro O et le premier signal de recherche R sont tous les deux activés ; cela oblige le circuit de réinitialisation 108 à produire un signal de réinitialisation T qui réinitialise le compteur de trames 112, négativant par ce moyen le signal de position de synchro anticipé U et le signal de détection de synchro anticipé V.
Dans le dernier état hors trame S1, le dispositif d'alignement de trame a détecté un premier motif de synchro et attend pour confirmer l'alignement en détectant le prochain motif de synchro. Dans cet état, le signal de position de synchro anticipé U et le signal de détection de synchro anticipé V sont initialement faux.
Le signal de position de synchro anticipé U reste faux jusqu'au démarrage anticipé du prochain groupe de binaires de synchro. Le signal de détection de synchro anticipé V reste faux jusqu'à la fin anticipée de ce groupe de binaires de synchro. Plus particulièrement, le signal de détection de synchro anticipé V reste faux jusqu'à ce que le compteur de trames 112 atteigne un compte correspondant à la longueur de trame moins la longueur du groupe d'éléments binaires de synchro, et lè signal de détection de synchro anticipé V reste faux jusqu'à ce que le compteur de trames 112 atteigne un compte correspondant à la longueur de trame.
Puisque le signal de position de synchro anticipé U est faux, le signal de validation J reste aussi faux, parce que le premier signal de recherche R et le signal de position de synchro anticipé U sont tous les deux faux, rendant l'expression O OU NON[R OU (S ET U) ] vraie.
Par conséquent, le circuit de mémorisation 105 continue de sortir les données d'alignement mémorisées F indiquant l'alignement de phase des octets AI dans le premier groupe de binaires de synchro, et le dispositif d'alignement 104 produit des données de sortie K avecçcet alignement de phase.
Quand le démarrage anticipé du prochain motif de synchro est atteint, le compteur de trames 112 affirme le signal de position de synchro anticipé U. Puisque le second signal de recherche S est aussi affirmé, l'expression logique R OU (S ET U) passe de faux à vrai et le circuit de validation 107 affirme le signal de validation J. Si un octet Al est présent à ce point dans les données d'entrée A, il est détecté par le circuit logique OU 103 et le signal I de détection de premier octet de synchro est affirmé. Les données d'alignement D et G indiquent maintenant l'alignement de phase de ce nouvel octet Al, tandis que les données d'alignement mémorisées H indiquent encore l'alignement de phase des anciens octets Al dans la trame précédente.
Si l'alignement de phase de ces nouveaux et anciens octets Al est différent, le premier dispositif de comparaison de données 106 affirme le signal de nonconcordance d'alignement M. L'affirmation du signal de non-concordance d'alignement M oblige le circuit de protection de synchro 111 à retourner au premier état hors trame SO, négativant le second signal de recherche S et affirmant le premier signal de recherche R. Ensuite, le fonctionnement continue comme décrit précédemment, comme si le dispositif d'alignement de trame venait juste de détecter un premier octet Al dans le premier état hors trame SO.
Si l'alignement de phase des nouveaux et anciens octets Al est le même, le circuit de protection de synchro 111 reste dans le dernier état hors trame S1 et le circuit de mémorisation 105, le premier dispositif de comparaison de données 106, le second dispositif de comparaison de données 109, et le dispositif de détection de motif de synchro 110 procèdent à la vérification du reste du motif de synchro. Le signal de positions de synchro anticipé U reste vrai pour la longueur anticipée du motif de synchro, autorisant le motif de synchro à être détecté de la même façon que le motif de synchro de la trame précédente. Lorsque la fin anticipée de ce motif de synchro est atteinte, le compteur de trames 112 affirme le signal de détection de synchro anticipé V.A ce moment, si le signal de détection de synchro Q est faux, indiquant qu'un motif de synchro n'a pas été détecté, le circuit de protection de synchro 111 change pour le premier état hors trame SO et démarre de nouveau la recherche pour un nouveau premier motif de synchro.
Cependant, si le signal de détection de synchro Q est vrai, le circuit de protection de synchro 111 change pour le premier état en trame S2, négative le second signal de recherche S, et affirme le signal en trame W.
Dans le premier état en trame S2, le dispositif d'alignement de trame a détecté des motifs de synchro dans deux trames consécutives, ainsi les données de sortie K sont supposées être dans un alignement d'octet et de trame correct. Le premier signal de recherche R et le second signal de recherche S sont tous les deux faux, ainsi l'expression logique R OU (S ET U) est fausse et l'expression logique O OU NON[R OU (S ET U) ] est vraie.
Le signal de validation J est ainsi négativé et gardé dans l'état faux, le circuit de mémorisation 105 continue de retenir les données indiquant l'alignement de phase du motif de synchro des trames précédentes, le dispositif d'alignement 104 continue de sélectionner les données de sortie K avec cet alignement de phase, et le premier dispositif de comparaison de données 106 continue de retenir le signal de non-concordance d'alignement M à l'état faux.
Le dispositif d'examen de données 102, le circuit logique OU 103, et le premier dispositif de comparaison de données 106 continuent de fonctionner dans le premier état en trame S2, produisant un signal de concordance d'alignement N vrai toutes les fois que deux octets consécutifs Al surviennent avec le même alignement de phase comme les octets Al de la trame précédente.Le second dispositif de comparaison de données 109 et le dispositif de détection de motif de synchro 110 continuent aussi de fonctionner, le second dispositif de comparaison de données 109 affirmant le signal P de détection de second octet de synchro toutes les fois qu'il détecte un octet A2, et le dispositif de détection de motif de synchro 110 affirmant les signaux de détection de synchro O et Q en réponse à un signal de concordance d'alignement N suivi par deux signal P de détection de second octet de synchro consécutifs.
Le compteur de trames 112 continue aussi de fonctionner, en comptant en cycles équivalant à la longueur de trame. Au début de chaque motif de synchro anticipé, le signal de position de synchro anticipé U est affirmé, mais il est ignoré par le circuit de validation 107 parce que les signaux de recherche R et S sont tous les deux faux. Cependant, à la fin de chaque motif de synchro anticipe, le signal de détection de synchro anticipé V est affirmé pour un comptage. Si le signal de détection de synchro Q est vrai à ce moment, indiquant qu'un motif de synchro vient d'être détecté, le circuit de protection de synchro 111 reste à l'état S2. Si le signal de détection de synchro Q est faux à ce moment, indiquant un motif de synchro manqué, le circuit de protection de synchro 111 affirme le second signal de recherche S et change pour le dernier état en trame S3.
Dans le dernier état en trame S3, le circuit de protection de synchro 111, ayant manqué un motif de synchro, attend pour voir si un motif de synchro va réapparaître dans la prochaine trame. Quand le compteur de trames 112 atteint le compte indiquant le démarrage anticipé de ce motif de synchro, il affirme le signal de position de synchro anticipé U. Puisque le second signal de recherche S est aussi vrai, le circuit de validation 107 affirme le signal de validation J, autorisant le dispositif d'examen de données 102, le circuit logique OU 103, le circuit de mémorisation 105, le premier dispositif de comparaison de données 106, le second dispositif de comparaison de données 109, et le dispositif de détection de motif de synchro 110 à détecter ce motif de synchro de la manière qui a déjà été expliquée.A la fin du motif de synchro anticipé, le compteur de trames 112 affirme le signal de détection de synchro anticipé V.
Les transitions du dernier état en trame S3 sont similaires aux transitions du dernier état hors trame S1 : vers le premier état en trame S2, si un motif de synchro est détecté dans la position anticipée, avec l'alignement de phase anticipé ; et vers le premier état hors trame S0, si le motif de synchro n'est pas détecté, ou si l'alignement de phase de chaque octet Al est incorrect. Une transition vers le premier état en trame
S2 oblige le circuit de protection de synchro 111 a négativer le second signal de recherche S. Une transition vers le premier état hors trame S0 oblige le circuit de protection de synchro 111 à négativer le second signal de recherche S et le signal en trame W et à affirmer le premier signal de recherche R.
S2 oblige le circuit de protection de synchro 111 a négativer le second signal de recherche S. Une transition vers le premier état hors trame S0 oblige le circuit de protection de synchro 111 à négativer le second signal de recherche S et le signal en trame W et à affirmer le premier signal de recherche R.
En général, le circuit de protection de synchro 111 peut être pourvu de X états en trame et de Y états hors trame, de façon à ce que Y motifs de synchro puissent être détectés avant que le signal en trame W ne soit affirmé, et que X motifs de synchro puissent être manqués avant que le signal en trame W ne soit négativé. Dans la description précédente, X et Y étaient tous les deux égaux à deux, mais X et Y peuvent être égaux v un quelconque entier positif. La logique de transition pour des transitions à partir des derniers états en et hors trame est similaire à celle des transitions à partir des états S3 et S1 de la figure 3. La logique de transition pour les autres états est similaire à celle des transitions à partir des états S2 et S0 à la figure 3.
L'invention n'est pas restreinte aux motifs de synchro ayant seulement deux octets Al et deux octets A2.
Si le motif de synchro comporte un nombre plus grand d'octets A2, le dispositif de détection de motif de synchro 110 peut être adapté pour affirmer le signal de détection de synchro Q seulement après avoir reçu ce nombre de signaux consécutifs P de détection de second octet de synchro. Si le motif de synchro comporte un nombre plus grand d'octets Al, le nombre de signaux consécutifs I de détection de premier octet de synchro requis pour sortir le signal de concordance d'alignement
N peut être augmenté. Ces modifications ne sont cependant pas absolument nécessaires. L'invention, comme décrit précédemment, peut être appliquée aux trames à motifs de synchro plus longs, auquel cas elle fonctionnera en détectant les deux derniers octets Al et les deux premiers octets A2 de chaque motif de synchro.
N peut être augmenté. Ces modifications ne sont cependant pas absolument nécessaires. L'invention, comme décrit précédemment, peut être appliquée aux trames à motifs de synchro plus longs, auquel cas elle fonctionnera en détectant les deux derniers octets Al et les deux premiers octets A2 de chaque motif de synchro.
Sans s'occuper de la longueur du motif de synchro et du nombre d'octets détectés, pour le cas de données d'entrée A à un octet de large, le registre à décalage d'octet 101 de la figure 2 demande une longueur de seulement seize éléments binaires, et le dispositif d'examen de données 102 doit effectuer des comparaisons avec seulement quinze de ces éléments binaires. En général, si les données d'entrée série sont démultiplexées en unités de Z binaires de large de données parallèles, et si le motif de synchro comprend un certain nombre de ces unités ayant des valeurs Al mutuellement identiques suivies par un certain nombre d'unités ayant des valeurs A2 mutuellement identiques, le registre à décalage d'octet 101 a seulement besoin de stocker 2Z éléments binaires, et le dispositif d'examen de données 102 a seulement besoin de tester (2Z - 1) éléments binaires. Comme résultat, le dispositif d'alignement de trame selon l'invention est plus petit, plus rapide, et consomme moins d'énergie que les dispositifs d'alignement de trame de technique antérieure qui décalaient et qui testaient le groupe complet d'éléments binaires de synchro en une seule fois.
Claims (17)
1. Procédé de recherche et de vérification de motifs de synchro dans des trames de données série qui ont été démultiplexées en un certain nombre d'éléments binaires de données parallèles d'entrée, comprenant les étapes suivantes
(a) décalage des unités successives de données parallèles d'entrée dans un registre à décalage (101) ayant une longueur égale à deux desdites unités ;
(b) test de presque tous les éléments binairesvdes contenus dudit registre à décalage (101) pour trouver une unité de données ayant une certaine première valeur (AI), et produisant des données d'alignement (D) indiquant l'endroit ou cette unité de données a été localisée dans ledit registre à décalage ;
(c) mémorisation desdites données d'alignement ;;
(d) comparaison des données d'alignement produites à ladite étape (b) avec les données d'alignement mémorisées à ladite étape (c), comparant par ce moyen l'alignement des différentes unités de données ayant ladite première valeur (Al) ;
(e) vérification des valeurs d'un certain nombre d'unités successives de données à une position dudit registre à décalage indiquée par les données d'alignement mémorisées à ladite étape (c), si un certain nombre d'unités de données ayant ladite première valeur (A1) sont trouvées de manière consécutive et si ladite étape (d) indique des données à alignement identique ; et
(f) production d'un signal de détection de synchro (Q) pour indiquer qu'un motif de synchro a été détecté, si ledit certain nombre d'unités successives de données a une certaine seconde valeur (A2).
2. Procédé selon la revendication 1, dans lequel lesdites unités sont des octets constitués de huit éléments binaires chacun.
3. Procédé selon la revendication 1, dans lequel le certain nombre d'unités de données mentionnées à ladite étape (e) est égal à deux unités de données.
4. Procédé selon la revendication 1, dans lequel le certain nombre d'unités successives de données mentionnées auxdites étapes (e) et (f) est égal à deux unités de données.
5. Procédé selon la revendication 1, comprenant les étapes supplémentaires suivantes
(g) affirmation d'un signal en trame (W) sic un certain nombre de motifs de synchro est détecté à des intervalles de trame consécutifs ; et
(h) négation dudit signal en trame (W) si un certain nombre de motifs de synchro est manqué à des intervalles de trame consécutifs.
6. Procédé selon la revendication 5, dans lequel le certain nombre mentionné à ladite étape (g) est égal à deux.
7. Procédé selon la revendication 5, dans lequel le certain nombre mentionné à ladite étape (h) est égal à deux.
8. Procédé selon la revendication 5, comprenant l'étape supplémentaire de production d'un signal de validation (J), ladite étape (c) étant exécutée seulement si ledit signal de validation (J) est vrai.
9. Procédé selon la revendication 8, comprenant les étapes supplémentaires suivantes
(i) affirmation dudit signal de validation (J) jusqu'à ce qu'un motif de synchro soit détecté lorsque ledit signal en trame (W) est vrai, puis négation du signal de validation (J) et réaffirmation dudit signal de validation (J) seulement à des positions supplémentaires de motif de synchro anticipé ; et
(j) négation dudit signal de validation (J) jusqu'à ce qu'un motif de synchro soit manqué lorsque ledit signal en trame (W) est vrai, puis réaffirmation dudit signal de validation (J) à des positions supplémentaires de motif de synchro anticipé.
10. Procédé selon la revendication 9, dans lequel, lorsque ledit signal de validation (J) est réaffirmé à une position de motif de synchro anticipé, si une unité de données ayant ladite première valeur (Al) est trouvée à ladite étape (b) mais si ses données d'alignement (D) ne concordent pas avec les données d'alignement mémorisées à ladite étape (c), ledit signal en trame*(W) est négativé et ladite étape (i) recommence.
11. Circuit d'alignement pour aligner des trames de données série qui ont été démultiplexées en unités d'un certain nombre d'éléments binaires de données parallèles d'entrée (A), comprenant
un registre à décalage (101) pour stocker deux desdites unités de données parallèles d'entrée (A)
un dispositif d'examen de données (102) relié audit registre à décalage (101), pour tester presque tous les éléments binaires de données dudit registre à décalage (101), en détectant une unité ayant une certaine première valeur (Al), et lorsqu'une telle unité est détectée, en produisant des données d'alignement (D = E) indiquant la position de ladite unité dans ledit registre à décalage (101) ;;
un circuit logique (103) relié audit dispositif d'examen de données (102), pour déterminer, à partir desdites données d'alignement (E), si une unité ayant ladite première valeur (Ai) a été détectée, et pour produire un signal (I) de détection de premier octet de synchro ;
un circuit de mémorisation (105) relié audit circuit logique (103), pour mémoriser lesdites données d'alignement (D) en réponse audit signal (I) de détection de premier octet de synchro et à un signal de validation (J) ;;
un premier dispositif de comparaison (106) relié audit circuit de mémorisation (105), pour comparer des données d'alignement (G = D) en sortie dudit dispositif d'examen de données (102) avec des données d'alignement (H) mémorisées dans ledit circuit de mémorisation (105), pour compter les occurrences consécutives dudit signal (I) de détection de premier octet de synchro, et pour produire un signal de concordance d'alignement (N) lorsque ledit signal (I) de détection de premier octet de synchro a été reçu un certain nombre de fois consécutives et lorsque lesdites données d'alignement (G = D) en sortie dudit dispositif d'examen de données (102) concordent avec lesdites données d'alignement (H) mémorisées dans ledit circuit de mémorisation (105) ;;
un dispositif d'alignement (104) relié audit registre à décalage (101), pour extraire une unité de données (K = L) dudit registre à décalage (101) selon les données d'alignement (F = H) mémorisées dans ledit circuit de mémorisation (105) ;
un second dispositif de comparaison de données (109) relié pour comparer l'unité de données (L) extraite par ledit dispositif d'alignement (104) avec une certaine seconde valeur (A2) et pour produire un signal (P) de détection de second octet de synchro lorsqu'elles concordent ; et
un dispositif de détection de motif de synchro (110) relié pour recevoir ledit signal de concordance d'alignement (N) et ledit signal (P) de détection de second octet de synchro et pour produire un signal de détection de synchro (O = Q) lorsque ledit signal de concordance d'alignement (N) est suivi de manière consécutive par un certain nombre de signaux (P) de détection de second octet de synchro.
12. Circuit selon la revendication 11, comprenant de plus
un circuit de protection de synchro (111) relié pour recevoir ledit signal de détection de synchro (Q), pour produire un premier signal de recherche (R) lors de la recherche d'un motif de synchro initial, pour produire un second signal de recherche (S) lorsqu'un motif de synchro initial a été trouvé mais lorsqu'un certain nombre de motifs de synchro n'a pas encore été trouvé dans des trames consécutives, et pour produire un signal en trame (W) lorsque ledit certain nombre de motifs~ de synchro a été trouvé dans des trames consécutives
un circuit de réinitialisation (108) relié pour recevoir ledit signal de détection de synchro (O) et ledit premier signal de recherche (R), pour produire un signal de réinitialisation (T)
un compteur de trames (112) relié pour recevoir ledit signal de réinitialisation (T) et être réinitialisé par lui, pour produire un signal de position de synchro anticipé (U) à des positions de motif de synchro anticipé, et pour produire un signal de détection de synchro anticipé (V) à une fin de chacune desdites positions de motif de synchro anticipé ; et
un circuit de validation (107) relié pour recevoir ledit signal de détection de synchro (O), ledit premier signal de recherche (R), ledit second signal de recherche (S), et ledit signal de position de synchro anticipé (U), et pour produire ledit signal de validation (J).
13. Circuit selon la revendication 12, dans lequel ledit circuit de protection de synchro (111) a au moins les états suivants
un premier état hors trame (S0) dans lequel ledit premier signal de recherche (R) est affirmé et dans lequel lesdits second signal de recherche (S) et signal en trame (W) sont négatives
un dernier état hors trame (S1) dans lequel ledit second signal de recherche (S) est affirmé et dans lequel lesdits premier signal de recherche (R) et signal en trame (W) sont négatives
un premier état en trame (52) dans lequel ledit signal en trame (W) est affirmé et dans lequel lesdits premier signal de recherche (R) et second signal de recherche (S) sont négativés ; et
un dernier état en trame (S3) dans lequel ledit signal en trame (W) et ledit second signal de recherche (S) sont affirmés et dans lequel ledit premier signal de recherche (R) est négativé.
14. Circuit selon la revendication 13, dans lequel ledit circuit de validation (107) affirme ledit signal de validation (J) lorsque ledit premier signal de recherche (R) est affirmé, et affirme aussi ledit signal de validation (J) lorsque ledit second signal de recherche (S) et ledit signal de position de synchro anticipé (U) sont affirmés simultanément, mais négative ledit signal de validation (J) lorsque ledit signal de détection de synchro (O) est affirmé.
15. Circuit de la revendication 14, dans lequel
une transition dudit premier état hors trame (S0) vers ledit dernier état hors trame (S1) survient lorsque ledit signal de détection de synchro (Q) est affirmé ;
une transition dudit dernier état hors trame (S1) vers ledit premier état en trame (S2) survient lorsque lesdits signaux de détection de synchro anticipé (V) et de détection de synchro (Q) sont affirmés de manière simultanée
une transition dudit dernier état hors trame (S) vers ledit premier état hors trame (S) survient lorsque lesdits signaux de détection de synchro anticipé (V) et de détection de synchro (Q) ne sont pas affirmés de manière simultanée
une transition dudit premier état en trame (S2) vers ledit dernier état en trame (S3) survient lorsque lesdits signaux de détection de synchro anticipé (V) et de détection de synchro (Q) ne sont pas affirmés de manière simultanée
une transition dudit dernier état en trame (S3) vers ledit premier état en trame (S2) survient lorsque lesdits signaux de détection de synchro anticipé (V) et de détection de synchro (Q) sont affirmés de manière simultanée ; et
une transition dudit dernier état en trame (S3) vers ledit premier état hors trame (S0) survient lorsque lesdits signaux de détection de synchro anticipé (V) et de détection de synchro (Q) ne sont pas affirmés de manière simultanée.
16. Circuit selon la revendication 15, dans lequel ledit premier dispositif de comparaison (106) produit aussi un signal de non-concordance d'alignement (M) en réponse audit signal (I) de détection de premier octet de synchro et audit signal de validation (J), indiquant que lesdites données d'alignement (G) ne concordent pas avec les données d'alignement précédentes (H) mémorisées dans ledit circuit de mémorisation (105), et fournit ledit signal de non-concordance d'alignement (M) audit circuit de protection de synchro (111).
17. Circuit selon la revendication 16, dans lequel
une transition dudit dernier état hors trame (S1) vers ledit premier état hors trame (S0) survient aussi lorsque ledit signal de non-concordance d'alignement (M) est affirmé ; et
une transition dudit dernier état en trame (S3) vers ledit premier état hors trame (S0) survient aussi lorsque ledit signal de non-concordance d'alignement (M) est affirmé.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4188213A JP2732759B2 (ja) | 1992-07-15 | 1992-07-15 | フレーム同期制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2693812A1 true FR2693812A1 (fr) | 1994-01-21 |
| FR2693812B1 FR2693812B1 (fr) | 1994-09-23 |
Family
ID=16219752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9308620A Expired - Fee Related FR2693812B1 (fr) | 1992-07-15 | 1993-07-13 | Procédé et dispositif d'alignement de trames de données. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5400369A (fr) |
| JP (1) | JP2732759B2 (fr) |
| CA (1) | CA2100179A1 (fr) |
| FR (1) | FR2693812B1 (fr) |
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