FR2690296A1

FR2690296A1 - Système d'embrouillage d'échantillons répartis.

Info

Publication number: FR2690296A1
Application number: FR9206608A
Authority: FR
Inventors: Lee Byeong Gi; Kim Seok Chang
Original assignee: Goldstar Information and Communications Ltd
Current assignee: LG Information and Communications Ltd
Priority date: 1992-04-21
Filing date: 1992-06-01
Publication date: 1993-10-22
Anticipated expiration: 2012-06-01
Also published as: JPH06276174A; JP2554822B2; KR950008397B1; KR930022224A; FR2690296B1; US5245661A; GB9211101D0; GB2266821B; GB2266821A

Abstract

Le système comprend un embrouilleur et un débrouilleur. L'embrouilleur comprend un premier générateur à registre à décalage (SRG) (1), une porte logique (7), pour produire un train de bits codé et une première unité (2) d'échantillonnage à des intervalles non-uniformes. Le débrouilleur comprend un second générateur à registre à décalage (5), une seconde unité (4) d'échantillonnage aux mêmes instants d'échantillonnage, un comparateur (3), pour comparer les échantillons du débrouilleur et de l'embrouilleur, un circuit correcteur (6), tenant compte des résultats de la comparaison et une porte logique (8), pour produire un train débrouillé de bits.

Description

Système d'embrouillage d'échantillons répartis La présente invention

concerne d'une façon générale un système d'embrouillage et de débrouillage d'échantillons répartis et, plus particulièrement, un système d'embrouillage d'échantillons répartis qui produit des échantillons, provenant de deux séquences de générateur à registres à décalage, de l'embrouilleur et du débrouilleur, à des intervalles de temps non uniformes, de manière à embrouiller et à

débrouiller le train de bits d'entrée de l'embrouilleur.

On connaît les systèmes classiques FSS (Frame Synchronous Scrambling) et SSS (Self Synchronous Scrambling) servant de systèmes d'embrouillage et de débrouillage de données binaires Le système SSS présente cependant l'inconvénient d'avoir un effet de multiplication des erreurs, ce qui est très critique en transmission à base de cellules, tandis qu'il est satisfaisant en ce qui concerne l'effet cherché d'arranger de façon aléatoire les données De même, le système FSS présente l'inconvénient de ne pouvoir être satisfaisant dans l'effet visant à arranger de façon aléatoire les données, dans le cas o la taille de trame n'est pas assez grande, même s'il ne se produit pas d'effet de

multiplication d'erreur.

Dans un effort pour tenter de résoudre les problèmes ci-dessus, qui se posent à la fois dans les systèmes FSS et SSS, un système d'embrouillage d'échantillons répartis (désigné ci-après simplement par "le système DSS") a été adopté récemment pour être utilisé dans ce que l'on appelle la couche physique de BISDN ( Broadband Integrated Services Digital Network) du CCITT (International Telegraph and Telephone Consultative Committee), comme décrit dans le Document 22 temporaire du CCITT, Appendice 2 à l'annexe 4, "Changes for the Distributed Sample

Scrambler", Juin 1991.

Le système DSS connu est, dans son principe, analogue au système FSS qui assure l'embrouillage et le débrouillage des trains de bits numériques en ajoutant à ces derniers des séquences du générateur à registres à décalage (désigné ci-après simplement par "SRG") Mais, de façon à augmenter l'effet d'arrangement aléatoire des données, le système DSS est différent du système FSS dans la méthode de synchronisation de l'état du débrouilleur SRG sur celui de l'embrouilleur SRG C'est-à-dire que, dans le système DSS, les échantillons de la séquence de l'embrouilleur SRG, séquence qui représente une information sur l'état de l'embrouilleur SRG, sont produits puis transmis au débrouilleur et l'état du débrouilleur SRG est corrigé en utilisant les échantillons de la séquence de l'embrouilleur SRG, pour qu'il deviene identique à l'état de l'embrouilleur SRG, tandis que, dans le système F-SS, les SRG appartenant tant à l'embrouilleur qu'au débrouilleur sont synchronisés par remise à l'état initial des états des deux SRG, à un état prédéterminé, au

début de chaque trame.

Dans le système DSS du CCITT, qui comprend un embrouilleur et un débrouilleur, l'embrouilleur assure = 25 l'embrouillage du train de bits d'entrée de débrouilleur, par addition à ce dernier de la séquence du SRG de l'embrouilleur, produisantainsiuntrainde bits brouillé De plus, dans l'embrouilleur, les échantillons de la séquence du SRG de l'embrouilleur sont prélevés à des instants d'échantillonnage uniformément espacée puis transmis au débrouilleur, en parallèle avec le train de données brouillé D'autre part, le débrouilleur, recevant le train de bits brouillé et les échantillons de la séquence SRG de l'embrouilleur SRG 1 corrige, en utilisant les échantillons de la séquence de l'embrouilleur SRG, l'état

du débrouilleur SRG pour qu'il devienne identique.

Ensuite, dans le débrouilleur, le train de bits brouillé transmis est débrouillé par addition à ce dernier de la séquence SRG du débrouilleur, ce qui donne un train de bits débrouillé Ce train de bits débrouillé est ensuite comparé au train de bits d'entrée original de l'embrouilleur, par le débrouilleur En conséquence, le train de bits original brouillé peut être débrouillé par

le débrouilleur.

Cependant, le système DSS connu n'utilise que des échantillons qui correspondent à des instants d'échantillonnage uniformément espacés, avec ainsi l'inconvénient consistant dans le fait qu'il faudrait une construction complexe, faite d'une horloge, d'un circuit de stockage et de correction complexe, adaptés pour prélever et stocker ces échantillons et, de plus, un autre inconvénient est qu'il ne peut utiliser des échantillons

prélevés à des intervalles de temps non uniformes.

Par conséquent, un objet de la présente invention est de proposer un système d'embrouillage d'échantillons répartis, qui assure la fonction d'embrouillage et de débrouillage des échantillons répartis, tout en étant

d'une construction essentiellement simple.

Un autre objet de la présente invention est de proposer un système d'embrouillage d'échantillons répartis, qui prélève les échantillons à des intervalles de temps non -uniformes ou prélève une pluralité

d'échantillons de façon connexe.

Pour atteindre les objets ci-dessus, la présente invention propose un système d'embrouillage d'échantillons

répartis, comprenant un embrouilleur et un débrouilleurt.

caractérisé par le fait que l'embrouilleur comprend: un premier générateur à registresà décalage pour produire une séquence binaire d'embrouillage des échantillons répartis, ledit premier générateur comprenant une pluralité de registres à décalage; des moyens de sortie, pour produire un train brouillé de bits, par addition de ladite séquence binaire à un train de bits d'entrée de l'embrouilleur, puis envoyer ledit train brouillé de bits au débrouilleur; et un premier moyen d'échantillonnage pour échantillonner ladite séquence binaire du premier générateur à registres à décalage à des intervalles de temps d'échantillonnage non-uniformes, de façon à engendrer des échantillons de séquence binaire de l'embrouilleur, puis à envoyer lesdits échantillons au débrouilleur; et le débrouilleur comprenant: un second générateur à registres à décalage pour produire une séquence binaire de débrouillage, ledit second générateur comprenant une pluralité de registres à décalage; des seconds moyens d'échantillonnage pour échantillonner ladite séquence binaire du second générateur à registre à décalage à des instants d'échantillonnage identiques à ceux du premier moyen d'échantillonnage, de façon à produire des échantillons de séquence binaire de débrouilleur, puis à envoyer lesdits échantillons; des moyens comparateurs, pour comparer lesdits échantillons de séquence binaire de débrouilleur auxdits échantillons de séquence binaire de l'embrouilleur, de façon à déterminer si lesdits échantillons à la fois du débrouilleur et de = 25 l'embrouilleur sont identiques entre eux; des moyens correcteurs, pour envoyer des signaux de correction correspondant aux résultats de comparaison provenant _ desdits moyens comparateurs audit second générateur à registresà décalage; et des moyens de production de train débrouillé de bits, pour produire un train débrouillé de bits par addition de la séquence binaire dudit second générateur à registre$ à décalage audit train brouillé de

bits issu dudit moyen de sortie de l'embrouilleur.

Les objets, caractéristiques et avantages ci-dessus de la présente invention, ainsi que d'autres,

apparaîtront à la lecture de la description suivante, en

liaison avec les dessins annexés, dans lesquels: La figure 1 représente un schéma par blocs montrant la constitution d'un système d'embrouillage d'échantillons répartis (DSS) selon la présente invention; la figure 2 représente un schéma par blocs montrant la structure d'un générateur à registres à décalage (SRG) pouvant être utilisé dans le système DSS selon la présente invention; la figure 3 représente un diagramme de cadencement d'instants d'échantillonnage et d'instants de correction; la figure 4 montre un diagramme représentant une structure d'un mode de réalisation d'un SRG dans le système DSS de la figure 1; la figure 5 montre un diagramme représentant une structure d'un mode de réalisation d'un SRG débrouillant dans le système DSS de la figure 1; la figure 6 montre un diagramme représentant la structure des données du champ de contrôle d'erreur en en-tête, dans le cas d'un mode

contigu selon le présente invention.

En référence à la figure 1, qui représente la constitution d'un système DSS (Distributed Sample Scrambling System) selon la présente invention, le système DSS comprend un embrouilleur et un débrouilleur, chacun doté d'un SRG (générateur à registre à décalage) 1, 5, de moyens d'échantillonnage 2, 4 et d'une porte logique 7, 8 de type OU exclusif De plus, le débrouilleur comprend un

comparateur 3 et un circuit correcteur 5.

L'embrouilleur, qui comprend le SRG 1 de l'embrouilleur, le premier moyen d'échantillonnage 2 et la porte logique 7 de type OU exclusif, assure l'embrouillage d'un train de bits d'entrée Bk de l'embrouilleur, par addition (ci-dessous toutes les additions sont des opérations modulo- 2) de la séquence du SRG de l'embrouilleur Sk au train de bits Bk Dans l'embrouilleur, le premier moyen d'échantillonnage 2 produit des échantillons de séquence SRG de l'embrouilleur Sk, puis transmet les échantillons au débrouilleur Dans ce cas, les échantillons sont transmis au débrouilleur en parallèle avec le train brouillé de bits Bk+Sk En recevant les échantillons de la séquence SRG de l'embrouilleur, le débrouilleur est synchronisé ai/ embrouilleur, c'est-à-dire que l'état du SRG du débrouilleur est corrigé par utilisation des échantillons de la séquence du SRG de l'embrouilleur Sk, de façon à

ce qu'il devienne identique à l'état du S Ri el'atrcuillear.

Là, le moyen d'échantillonnage de l'embrouilleur 2 doit prélever les échantillons de la séquence du SRG de l'embrouill-eur à des intervalles de temps d'échantillonnage non uniforme ou doit prélever une pluralité d'échantillons connexes Le moyen d'échantillonnage de l'embrouilleur 2 comprend ainsi une porte logique de type -ET qui utilise, comme signaux d'entrée,les signaux d'horloge et la séquence du SRG de

= 25 1 'embrouilleur.

D'autre part, le nombre d'échantillons de la séquence SRG de l'embrouilleur est identique à celui des registres à décalage du SRG de l'embrouilleur 1 En plus, les échantillons de la séquence SRG de l'embrouilleur peuvent être transmis au débrouilleur sur une voie commune, sur laquelle ledit train brouillé de bits Bk+Sk est également transmis au débrouilleur, ou peut être transmis par une autre voie au lieu de l'être sur la voie

commune ci-dessus.

En recevant les échantillons de la séquence du SRG de l'embrouilleur, le débrouilleur commence par rendre l'état du SRG de débrouilleur 5, qui a la même structure que celle du SRG de l'embrouilleur 1, identique à celui du SRG de l'embrouilleur 1, par utilisation des échantillons, puis il débrouille le train de bits d'entrée Bk d'origine par addition de la séquence du SRG du débrouilleur Sk au train brouillé de bits Bk+Sk A cet instant, dans le cas o les deux états de SG, dans l'embrouilleur et dans le

débrouilleur, ne sont pas identiques entre eux, c'est-à-

A dire que les séquences SRG Sk et Sk ne sont pas identiques entre eux, le débrouilleur ne peut débrouiller

le train de bits d'entrée Bk d'origine.

L'état du SRG de débrouilleur peut être corrigé par utilisation des échantillons de la séquence SRG de l'embrouilleur, pour qu'il devienne identique à l'état du SRG de l'embrouilleur, ceci de la manière suivante: En recevant les échantillons de la séquence du SRG de l'embrouilleur et du train brouillé de bits, le débrouilleur commence par échantillonner la séquence du A SRG du débrouilleur Sk, de la même manière que le fait l'embrouilleur, de sorte qu'il produit ses échantillons propres d'état du SRG du débrouilleur, puis compare ses échantillons propres aux échantillons de la séquence du SRG de l'embrouilleur, un par un La fonction de comparaison est assurée par le comparateur 3 Si le comparateur 3 détermine que les deux échantillons, des deux SRG 1 et 5, ne sont pas identiques entre eux, la logique de correction est mise en fonction, afin de modifier l'état du SRG de l'embrouilleur, lorsqu'on arrive à un instant de correction De la manière ci-dessus, tous les échantillons de l'état du SRG de l'embrouilleur sont comparés, séquentiellement, aux échantillons de la séquence du SRG de l'embrouilleur, et l'état du SRG du débrouilleur est corrigé de façon à devenir identique à l'état du SRG de l'embrouilleur En conséquence, le débrouilleur est synchronisé l'embrouilleur, c'est-à- dire que l'état du SRG du brouilleur est à l'identique de celui du SRG de l'embrouilleur. Dans ce système DSS, le comparateur 3 du débrouilleur assure la fonction de comparaison, afin de comparer les échantillons de la séquence du SRG de l'embrouilleur aux échantillons de l'état du SRG du débrouilleur, comme décrit ci-dessus Selon un mode de réalisation d'un système DSS selon cette invention, le système DSS est équipé d'un comparateur 3, comprenant une pluralité de fils d'alimentation, par l'intermédiaire desquels des signaux de correction sont envoyés, et une pluralité de

portes logiques de type OU exclusif.

D'autre part, le circuit correcteur 6 est adapté pour assurer que la logique de correction corrige l'état du SRG du débrouilleur, lorsque le comparateur 3 détermine que les deux échantillons des deux états de SRG ne sont pas

identiques.

Les états de SRG à la fois de l'embrouilleur et du débrouilleur sont mis à l'identique l'un par rapport à

l'autre par utilisation de la méthode mentionnée ci-

dessus, avec les définitions de base suivantes: = 25 En premier, on pose que la longueur N du SRG est définie, comme étant le nombre de registres à décalage dans le SRG, le vecteur dk étant le vecteur représentant l'état des registres à décalage dans le SRG, à l'instant k, la matrice de transition d'état T étant une matrice qui représente la relation entre les vecteurs d'état dk et dk+l, et le vecteur de génération h étant un vecteur qui représente la relation existant entre la séquence du SRG de l'embrouilleur Sk et le vecteur d'état dk Ensuite, les vecteurs d'état dk,dk+ 1 et Sk vont être décrits par les expressions suivantes: dk = ldo,k dl,k d N-l, klt, dk+l = T dk, et

S k = ht dk.

Dans les expressions, d k, = O O N-1, indique la valeur dans le jème registre à décalage dans le SRG à

l'instant k, et l'exposant "t" signifie transposer.

Par exemple, pour le SRG représenté sur la figure 2, la longueur N, la matrice de transition d'état T et le vecteur de génération h sont alors définis comme suit:

N= 4

T 0010

_ 0001

h= l O O 1 1 lt De plus, si r+aj, avec = O 1, N-l, est défini comme étant l'instant d'échantillonnage de l'échantillon numéro i de la séquence du SRG à la fois de l'embrouilleur et du débrouilleur, l'échantillon transmis par la séquence du SRG de l'embrouilleur va être décrit comme étant Sr+a et l'échantillon provenant de la séquence du SRG du A débrouilleur va être décrit comme étant Sr+y Ici, r est un instant de référence non significatif, qui est supposé être identique à la fois dans l'embrouilleur et le débrouilleur. Egalement, pour la synchronisation du débrouilleur, l'état du SRG du débrouilleur est soumis répétitivement à une correction, jusqu'à ce que la séquence du SRG du A débrouilleur Sr devienne identique à la séquence du SRG de l'embrouilleur Sr Pour chaque correction, l'échantillon transmis Sr+a de la séquence du SRG de l'embrouilleur est Z" comparé à l'échantillon Sr+a de la séquence du SRG du débrouilleur et une correction del'étatdu SRG du débrouilleur est effectuée à l'instant r+j, avec j= 0, 1, N-l, qui est 1 instant de correction utilisant l'échantillon numéro i, dans le cas o les deux échantillons ne sont pas identiques. Egalement, on pose le temps j, avec -= 0, 1, N-1, comme étant l'instant de correction Ensuite, l'instant de la correction 5 j est ultérieur à l'instant de l'échantillonnage a, mais pas plus tardif qu'un autre instant d'échantillonnage a La position de chaque registre à décalage dans le SRG du débrouilleur, ce registre étant corrigé à chaque instant de correction, est représentée sous la forme d'un vecteur Ici, on pose le vecteur comme étant le vecteur de correction cj, J= 0,

1, N-1.

Ensuite, le processus de synchronisation du système DSS selon cette invention peut être décrit comme représenté sur la figure 3 Comme représenté sur le A dessin, les deux échantillons Sr+a et Sr+ a, des deux séquences du SRG de débrouilleur et de l'embrouilleur sont pris à l'instant d'échantillonnage r+a, et comparés entre eux s'il est déterminé que les deux échantillons Sr+a et A Sr+a ne sont pas identiques, le processus de correction pour l'état du SRG de débrouilleur est effectué, comme décrit ci-dessus C'est-à-dire qu'à l'instant de

_ A

correction r+ 4, les deux échantillons Sr+a et Sr+a sont additionnés l'un à l'autre, puis la somme de l'acdition ci-dessus est multipliée par le vecteur de correction cj, A c'est-à-dire (Sr+a + Sr+a)c Le résultat est que l'état du SRG de débrouilleur est corrigé pour qu'il devienne

identique à l'état du SRG de l'embrouilleur.

De plus, si le vecteur d'erreur d'état ek est défini A comme étant dk+dk, représentant la différence entre le vecteur d'état de l'embrouilleur dk et le vecteur d'état Ade débrouilleur dk, la relation entre le vecteur d'état de débrouilleur dk, la relation entre le vecteur d'état il corrigé à la fin er+P(N-1) et le vecteur d'erreur d'état initial er devient: er+P(N-1) = A er, o A est une matrice de correction Nx N exprimée comme suit: A=(TTN-_-ON-2 +CN_- ht TN_-1 PN-2) (T 5 N-2 N-3 +c N-2 ht Ta N-2-PN-3) ( 1) (TC 9 i-0 +Cl ht Ti-f 10 o) (Tgo +Co ht) Par conséquent, le problème de synchronisation dans le système DSS peut être redéfini comme étant un problème d'identification de l'instant d'échantillonnage cj, de l'instant de correction Tj, et du vecteur de correction ci, afin que la matrice A dans ( 1) devienne une matrice zéro. Les théorèmes suivants fournissent des indications fondamentales dans la sélection respective de l'instant d'échantillonnage %j, de l'instant de correction aj, et du vecteur de correction cl, afin de rendre la matrice A une

matrice zéro.

Théorème 1 (sélection de l'instant d'échantillonnage) Définissons la matrice de discrimination suivante: f ht h,.Tal h - T" 2

A = ___( 2)

h Ta(N 1) Ensuite, l'instant d'échantillonnage Cj doit être choisi tel que la matrice de discrimination A dans ( 2) devienne non- singulière, de manière qu'existent l'instant de correction dj et le vecteur de correction cj, qui, dans ( 1), font que la matrice de correction A est une matrice zéro. Théorème 2 (instant de correction et sélection de vecteur) Si 1 instant d'échantillonnage Qj est choisi tel que

la matrice de discrimination A dans ( 2) devient non-

singulière, le instant de correction Dj pour que la matrice de correction A dans ( 1) devienne une matrice zéro peut être choisi de façon arbitraire et le vecteur de correction cj doit être choisi, pour l'instant de correction Dj, afin de satisfaire à l'expression suivante: N-1 T Pi A-1 (ai+ luij aj), j=i+ 1 cj = i = O,1,2, N-2 TPN-1 A-l a N_ 1 i = N-1 ( 3) dans laquelle uij est O ou 1, pour,= 0,1 N-2 et j = j+l, j+ 2-, N-1, et le vecteur de rang N aj,, j= 0,1,,N-1, est le vecteur de base dont le ième élément

est 1 et les autres valent 0.

Par exemple, si l'on considère que le SRG de la figure 2 est utilisé dans le système DSS de cette invention et que l'on a également choisi les instants d'échantillonnage = c 1 = 1, C 2 = 5 et ( 3 = 6, la matrice de discrimination A

dans ( 2) devient non-singulière.

Par conséquent, si nous choisissons les instants de correction Po = 1, 51 = 2, P 2 = 6 et 53 = 7, les vecteurs de correction suivants cjs sont obtenus suivant ( 3): c 3 = ( 001 O)t; c 2 = ( 0010)t ou ( 0011 O Oll)t; c 1 = ( 001 O)t, -, ou ( 1101)t; co = ( 0010)t,, ou ( 1011)t Les principes de sélection déterminés par ces deux théorèmes sont des critères généraux que l'on peut appliquer à tous les DSS échantillonnés non-uniformément, le cas de l'échantillonnage contigu constituant son exemple spécial. Ici, l'on soumet les résultats provenant des paragraphes précédents à l'application au système DSS pour l'embrouillage de cellules 'en ATM (Asynchronous Transfer Mode), et chaque SRG du système DSS est supposé présenter

la même structure que celle du SRG connu de la figure 4.

Et, également, à titre d'exemple spécial, les delx échantillons contigus de la séquence du SRGC sont additionnés aux positions à 2 bits contiguës d'ordre élevé du champ HEC (Header Error Control, pour: champ d'en-tête pour contrôle d'erreur) A cet instant, si l'on choisit des instants d'échantillonnage contigus tels que al = 1, a 2 = 424 x 1, a 3 = 424 x 1 + 1, a 4 = 424 x 2, a 29 = 424 x 14 + 1, a 30 = 424 x 15, la matrice de

discrimination A dans ( 2) devient non-singulière.

De manière correspondante, si des instants de correction contigus sont choisis de manière analogue, tels que 9 o = 1, Pl = 2, P 2 = 424 x 1 + 1, 33 = 424 x 1 + 2, 529 = 424 x 14 + 2, 330 = 424 x 15 + 1, les deux jeux suivants de vecteurs de correction sont obtenus par l'expression ( 3), co = c 2 = = c 30 = ll Ol Ol OOOOOO 10010100000001110010011 10110111 lt, et c 1 = c 3 = = c 29 = l 111001001001100111001000000 llt Le débrouillage résultant de ce mode contigu de fonctionnement présente la configuration représentée sur

la figure 5.

Sur la figure 5, le numéro de référence 51 désigne un interrupteur de sélection, 52 une porte logique de type ET, les carrés indiquent les registres à décalage et les marques + encerclées indiquent les portes logiques de type

OU exclusif.

Egalement, dans la structure de données du cas du champ HEC, est défini, à titre de mode contigu tel que décrit sur la figure 6, les échantillons contigus St et St+l de la séquence du SRG de l'embrouilleur sont ajoutés aux positions contigues à 2 bits d'ordre élevé du champ HEC, et sont transmis respectivement au débrouilleur Dans ce cas, l'instant t est l'instant o l'on a atteint HEC 8. Comme décrit ci- dessus, l'invention propose un système d'embrouillage à échantillons répartis (DSS), comprenant un circuit essentiellement simple Egalement, ce système DSS produit des échantillons de séquences SRG tant de l'embrouilleur que du débrouilleur, à des intervalles de temps d'échantillonnage non-uniformes, et il est ainsi d'une application plus étendue que le système

d'embrouillage d'échantillons classique.

Bien que la présente invention ait été décrite en référence à ses modes de réalisation préférés, il est évident à l'homme de l'art qu'elle est susceptible de nombreuses variantes, sans que l'on ne s'écarte de l'esprit de l'invention, tel que décrit dans les

revendicatio Rs jointes.

Claims

REVEND ICAT IONS

1 Système d'embrouillage d'échantillons répartis comprenant un embrouilleur et un débrouilleur caractérisé en ce que l'embrouilleur comprend un premier générateur à registresà décalage (SRG) ( 1) pour produire une séquence binaire d'embrouillage des échantillons répartis, ledit premier générateur comprenant une pluralité de registres à décalage; des moyens de sortie, pour produire un train brouillé de bits, par addition de ladite séquence binaire à un train de bits d'entrée de l'embrouilleur, puis envoyer ledit train brouillé de bits au débrouilleur et un premier moyen d'échantillonnage ( 2) pour échantillonner ladite séquence binaire du premier générateur à registres à décalage à des intervalles de temps d'échantillonnage non- uniformes, de façon à engendrer des échantillons de séquence binaire de l'embrouilleur, puis à envoyer lesdits échantillons au débrouilleur et le débrouilleur comprenant un second générateur à registre O à décalage (SRG) ( 5) pour produire une séquence binaire de débrouillage, ledit second générateur comprenant une pluralité de registres à décalage; des seconds moyens d'échantillonnage ( 4) pour échantillonner ladite séquence binaire du second générateur à registres à décalage à des instants d'échantillonnage identiques à ceux du premier moyen d'échantillonnage, de façon à produire des échantillons de séquence binaire de débrouilleur, puis à envoyer lesdits échantillons; des moyens comparateurs ( 3), pour comparer lesdits échantillons de séquence binaire de débrouilleur auxdits échantillons de séquence binaire de l'embrouilleur, de façon à déterminer si lesdits échantillons à la fois du débrouilleur et de l'embrouilleur sont identiques entre eux; des moyens correcteurs ( 6), pour envoyer des signaux de correction correspondant aux résultats de comparaison provenant desdits moyens comparateurs audit second générateur à registre à décalage et des moyens de production de train débrouillé de bits, pour produire un train débrouillé de bits par addition de la séquence binaire dudit second générateur à registre 4 à décalage audit train brouillé de bits envoyé

par ledit moyen de sortie de l'embrouilleur.

2 Système d'embrouillage d'échantillons répartis selon la revendication 1, dans lequel lesdits échantillons produits par ledit premier moyen d'échantillonnage de l'embrouilleur sont transmis auxdits moyens comparateurs du débrouilleur, par une voie commune sur laquelle ledit

train brouillé de bits est également transmis.

3 Système d'embrouillage d'échantillons répartis selon la revendication 1,-dans lequel ledit premier moyen d'échantillonnage comprend une porte ET pour produire des

= 25 échantillons à des intervalles de temps non-uniformes.

4 Système d'embrouillage d'échantillons répartis selon la revendication 1, dans lequel ledit premier moyen _ d'échantillonnage comprend une porte ET pour produire une

pluralité d'échantillons contigus.

5 Système d'embrouillage d'échantillons répartis selon la revendication 3 ou 4, dans lequel lesdit moyens deeos D*exssa Tpast une pluralité de fils d'alimentation et une pluralité de portes OU exclusif, lesdits fils d'alimentation étant adaptés pour permettre auxdits

signaux de correction d'être amenés par ceux-ci.

6 Système d'embrouillage d'échantillons répartis selon la revendication 1, dans lequel ledit moyen de sortie de l'embrouilleur et ledit moyen de production de train débrouillé de bits du débrouilleur comprennent chacun des portes de type OU exclusif.

7 Système d'embrouillage d'échantillons répartis selon la revendication 6, dans lequel ledit train de bits d'entrée de ltembrouilleur comporte un champ de contrôle d'erreur, en en-tête, des échantillons contigus de la séquence binaire de l'embrouilleur sont ajoutés aux positions contiguës à 2 bits du champ de contrôle d'erreur

en en-tête et sont transmis audit débrouilleur.

8 Système d'embrouillage d'échantillons répartis selon la revendication 7, dans lequel lesdits moyens

comparateurs comprennent une porte de type OU exclusif.