KR950008397B1 - 분산 표본 스크램블링 시스템 - Google Patents

Abstract

내용 없음.

Description

분산 표본 스크램블링 시스템

제1도는 본 발명의 전체 구성도.

제2도는 시프트 레지스터 제너레이터의 일실시 예시도.

제3도는 표본 및 정정 시간의 타이밍도.

제4도는 DSS용 SRG의 일실시예시도.

제5도는 DSS용 역스크램블러의 일실시예시도.

제6도는 HEC 구간의 데이타 구조도.

*도면의 주요 부분에 대한 부호의 설명

1,5 : 시프트 레지스터 제너레이터(SRG) 2,4: 표본화 수단

3 : 비교 회로 6 : 정정 회로

7,8 : 배타적 OR 게이트

본 발명은 분산 표본 스크램블링(Distributed Sample Scrambling) 시스템에 관한 것이다.

종래의 이진 데이타 스크램블링 방식으로는 프레임 동기식 스크램블링(Frame Synchronous Scrambling : FSS)과 자기 동기식 스크램블링(Self Synchronous Scrambling : SSS) 등이 있었다. 그러나, SSS는 데이타를 불규칙화 하는 효과는 크지만 오류가 전파되는 단점이 있고, FSS는 오류가 전파되지는 않지만 프레임의 길이가 짧을 경우 데이타를 불규칙화 하는 효과가 떨어지는 단점이 있었다.

이러한 종래의 스크램블링 방식의 장점을 살리고 단점을 보완하기 위해 분산 표본 스크램블링(이하 "DDS"라함)시스템이 개발되어 광대역 종합 정보 디지틀 통신망(BISDN)의 쎌 기반 물리계층에 사용하기 위해 최근에 CCITT에 의해 권고된 바 있다.

상기 DSS 시스템은 기본적으로 FSS와 동일한 데이타의 스크램블링 방식을 사용한다. 그러나, 데이타의 불규칙화 효과를 증대시키기 위해서 FSS와는 다른 송수신측 SRG(Shift Register Generators)의 동기화 방식을 사용한다. 즉, 송수신측 SRG의 동기화를 위해서 송수신측 SRG 출력의 표본값을 취하여 수신측에 전달하고, 수신측에서는 전달된 SRG 출력의 표본값을 이용하여 SRG의 상태를 송신측과 동기화시킨다.

CCITT에 적용된 DSS 시스템은 스크램블러와 디스크램블러로 구성되고, 상기 스크램블러는 SRG 출력을 입력 데이타에 더해 줌으로써 스크램블링된 데이타와 상기 SRG의 출력중 일정한(Uniform) 간격의 표본시간에 해당하는 표본값을 송신하며, 상기 디스크램블러는 상기 데이타와 표본값을 수신하고 그 표본값을 이용하여 SRG의 상태를 스크램블러측 SRG와 동일한 상태로 만든후 스크램블링된 데이타에 SRG 출력을 더해줌으로써 최초의 입력 데이타를 복원시키도록 구성되어 있다.

그러나 이러한 DSS 시스템은 일정한 간격의 표본시간에 해당하는 표본값을 사용하고 있기 때문에 그러한 표본을 추출하고 저장하기 위한 클럭, 저장수단, 및 복잡한 정정회로로 구성되어야 하며, 일정하지 않은(non-Uniform) 시간간격의 표본 시간에 해당하는 표본값을 적용할 수 없는 문제점을 안고 있다.

따라서, 본 발명의 목적은 간단한 회로 구성에 의해 분산 표본 스크램블링 기능을 수행할 수 있는 분산 표본 스크램블링 시스템을 제공하는데 있다.

본 발명의 또다른 목적은 일정하지 않은(non-Uniform)시간 간격의 표본시간에 해당하는 표본값을 모두 적용할 수 있는 분산 표본 스크램블링 시스템을 제공하는 데 있다.

본 발명은 상기 목적을 달성하기 위해, 스크램블링을 위한 이진 출력을 생성하기 위해 다수의 시프트 레지스터들을 구비하고 있는 제1시프트레지스터 제너레이터, 상기 제1시프트 레지스터 제너레이터로 부터 출력된 이진 출력과 입력 데이타를 더하여 스크램블링된 데이타를 출력시키기 위한 출력 수단, 및 상기 제1시프트레지스터 제너레이터로 부터 출력된 이진 출력을 일정하지 않은 시간 간격에서 표본화 한후 그 표본값을 출력하기 위한 제1표본화 수단을 구비한 스크램블러와, 역스크램블링을 위한 이진 출력을 생성하기 위해 다수의 시프트 레지스터들을 구비하고 있는 제2시프트 레지스터 제너레이터, 상기 제2시프트 레지스터 제너레이터로 부터 출력된 이진 출력을 상기 제1표본화 수단에서와 동일한 시간 간격에서 표본화 한후 그 표본값을 출력하기 위한 제2표본화 수단, 상기 스크램블러의 상기 제1표본화 수단으로 부터 출력된 표본값과 상기 제2표본화 수단으로 부터 출력된 표본값을 서로 비교하기 위한 비교수단, 상기 비교수단으로 부터의 결과에 따라 상기 제2시프트 레지스터 제너레이터로 정정 신호를 공급하기 위한 정정수단, 및 상기 스크램블러로 부터 출력된 스크램블링된 데이타와 상기 제2시프트레지스터 제너레이터의 출력을 더하여 역스크램블링된 데이타를 형성하기 위한 수단을 구비한 역스크램블러를 구비하고 있는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1도는 본 발명인 분산 표본 스크램블링 시스템(이하 "DSS 시스템"이라 함)의 전체 구성도로서, 참조번호 1과 5는 시프트 레지스터 제너레이터(이하 "SRG"라함)를 2와 4는 표본화 수단을, 3은 비교회로를, 6은 정정회로를, 및 7과 8은 배타적 OR게이트를 각각 나타낸다.

송신측 스크램블러는 SRG(1)는, 표본화수단(2), 및 배타적 OR논리 게이트(7)를 구비하고 있으며, SRG 출력(S_K)을 입력 데이타(b_K)에 더해(2진수 합)줌으로써 입력데이타를 스크램블링시키고, 수신측 역스크램블러의 SRG(5)와의 동기를 위해서 표본화 수단(2)을 통해 SRG(1) 출력(S_K)의 표본을 취하여 수신측으로 전달하다.

상기 표본화 수단(2)은 일정하지 않은 간격으로 표본을 채취하거나, 복수개의 표본을 인접하게 채취하도록 클럭신호와 상기 시프트 레지스터 제너레이터의 출력을 입력으로 하는 AND 게이트를 사용하여 구성할 수 있다.

이때 전달되는 SRG 출력의 표본 갯수는 SRG에 있는 시프트 레지스터의 갯수와 같다. 또한, SRG 출력 표본값은 스크램블링된 데이타(b_K+S_K)가 전송되는 경로와 동일한 경로를 통해 수신측에 전달될 수도 있고, 이와는 다른 경로는 통해서 수신측에 전달될 수도 있다.

수신측에서는 먼저, 전달된 SRG 출력 표본값을 이용하여 SRG(5)(송수신측 SRG의 구조는 동일하다)의 상태를 송신측 SRG(1)와 동일한 상태로 만든 후, 스크램블링된 데이타(b_K+S_K)에 SRG 출력(^S_K)을 더해줌으로써 최초의 입력 데이타(b_K)를 복원시킨다. 만약 송수신측 SRG들의 상태가 서로 동일하지 않으면, 송신측 SRG 출력(S_K)과 수신측 SRG 출력(^S_K)이 같지 않으므로 입력 데이타(b_K)를 복원시킬 수 없다.

전달된 송신측 SRG 수열 표본값을 이용하여, 수신측 SRG(5)의 상태를 송신측 SRG(1)의 상태와 동일하게 하는 동기화 방법은 다음과 같다.

송신측에서와 동일한 표본화 방법으로 수신측 SRG(5)의 출력(^S_K)를 표본화하고, 이를 전달된 송신측 SRG(1)의 출력 표본값과 하나씩 비교한다. 만약 비교한 송수신측 표본값이 다르면, 정정시간에 수신측 SRG(5)의 상태를 정정한다. 이렇게 모든 표본에 대해서 비교 후 정정을 반복적으로 수행함으로써, 최종적으로 송수신측 SRG(1,5)의 상태를 동기시킨다.

상기한 DSS 시스템에서 수신측 역스크램블러의 비교회로(3)는 송신측으로 부터 전달된 표본값과 수신측의 SRG(5) 및 표본화 수단(4)을 통해 발생된 표본값을 비교하는 기능을 수행하며, 본 실시예에서는 배타적 OR 게이트를 사용하여 구현하였다.

정정회로(6)는 상기 비교회로(3)에서 비교한 결과 송수신측 SRG(1,5)들이 서로 일치하지 않는 경우에 SRG(5)의 상태를 정정해 주는 기능을 수행한다.

그리고 상기 DSS 시스템에서 사용한 동기화 방법으로 송수신측 SRG(1,5)의 상태를 동기시킬 수 있다는 이론적인 배경은 다음과 같다.

SRG의 길이 N을 SRG에 잇는 시프트 레지스터의 갯수, 상태 벡터 d_K를 시간 k에서의 SRG에 있는 시프트 레지스터의 상태를 표시한 벡터, 상태 천이 행렬 T를 상태 벡터 d_K+1의 관계를 표시하는 행렬, 그리고 발생 벡터 h를 SRG 출력값 S_K와 상태 벡터 d_K와의관계를 나타내는 벡터로 정의하자. 즉

d_k≡[d_0,k,d_1,k…d_N-1,k]^t,

d_k+1≡Tㆍd_k,

S_k≡h^tㆍd_k

여기서, d_i,k,i=0,1,…,N-1,은 시간 k에서의 i번째 시프트 레지스터 값이다.

예를 들어, 제2도와 같은 SRG는 다음과 같은 길이 N, 상태 천이 행렬 T, 그리고 발생 벡터 h를 가진다.

표본시간 r+α_i, i=0,1,…,N-1을 송수신측에서 SRG 출력의 표본값을 취하는 시간으로 정의하자.

즉, 전달되는 송신측 SRG 출력 표본 값은 Sr+α_i이고, 이와 비교되는 수신측 SRG 출력 표본값은 ^Sr+α_i이라고 하자. 여기서 r은 기준 시간으로서 의미가 없는 것이다.

그리고 송수신측 표본값 Sr+α_i와 ^Sr+α_i를 비교하여, 서로 다른 경우 r+β_i, i=0,1,…N-1에 정정한다고 하자.

또한, 시간 β_i, i=0,1,…N-1을 정정 시간이라고 부르기로 한다. 이때, 정정시간 β_i는 표본시간 α_i보다는 크고 α_i+1보다는 작거나 같다. 또한, 각각의 정정 시간에 정정되는 수신측 시프터 레지스터의 위치를 벡터의 형태를 나타내고, 이를 정정 벡터 c_i,i=0,1,…N-1라고 부르자.

그러면, DSS의 동기화 과정은 제3도와 같이 표현될 수 있다. 도면에서 표본시간 r+α_i에서 송수신측 SRG 출력 표본값을 위하여 비교하고, 정정시간 r+β_i에서(Sr+αi+^Sr+α_i)c_i를 더함으로써 수신측 SRG의 상태가 정정된다.

상태 오류 벡터 e_k를 송수신측 상태 벡터의 차이 d_k+d_k로 정의하자. 그러면 상기 정의와 제3도로 부터, 정정이 끝난 시간에서의 상태 오류 벡터 er+β_N-1와 초기의 상태 오류 벡터 e_r와의 관계식이 다음같이 주어짐을 쉽게 알 수 있다.

그러므로, DSS의 동기화 문제는 식(1)의 ∧를 0으로 만드는 표본 시간 α_i, 정정시간 β_i, 그리고 정정 벡터 c_i를 구하는 것과 동일하다.

다음의 두가지 정리가 식(1)의 ∧를 0으로 만드는 표본시간 α_i, 정정시간 β_i, 그리고 정정 벡터 c_i이 조건을 보여 준다.

정리 1 (표본 시간 조건)

판별 행렬 △를 다음과 같이 정의하지.

그러면, 판별 행렬 △가 가역(nonsingular)이 되도록 표본 시간 α_i를 선택할 경우에만 식(1)의 ∧를 0으로 만드는 정정시간 β_i와 정정 벡터 c_i가 존재한다.

정리2 (정정시간 및 벡터 조건).

판별 행렬 △가 가역(nonsingular)이 되도록 표본 시간 α_i를 선택했을 경우, 식(1)의 ∧를 0으로 만드는 정정시간 β_i은 임의로 선택할 수 있고, 정정 벡터 c_i는 정정 벡터 β_i에 대해서 다음과 같이 주어진다.

여기서, u_i,j는 0 또는 1의 값을 가지는 정수이고, a_i, i=0,1,…,N-1은 i번째 원소만 1이고 나머지는 0인 단위 벡터이다.

예를 들어, 제2도의 SRG를 DSS에 사용 한다고 하자. 이 경우 표본 시간을 a₁=1, a₂=5, a₃=6으로 선택하면, 식(2)의 판별 행렬이 가역이 된다.

그러므로, 정정시간 β₀=1, β₁=3, β₂=6, β₃=7에 대해서는 식(3)에 의해서 표1(a)와 같은 정정 벡터를 얻을 수 있고 정정시간 β₀=1,β₁=3, β₂=6, β₃=7에 대해서는 표1(b)와 같은 정정 벡터를 얻을 수 있다.

상기의 결과를 ATM(Asynchronous Transfer Mode) 쎌 스크램블링에 적용해 보기로 한다. 또한 본 실시예에서 SRG의 구조는 제4도와 같다고 가정한다.

그리고, 송신측 SRG 출력의 표본값은 HEC(헤더 오류 제어) 구간의 상위 2비트 위치에 더해져서 전달되도록 되어 있다. 이 경우 표본 시간은 α₁=1, α₂=424×1,α₃=424×1+1, α₄=424×2, …α₂₉=424×14+1, α₃₀=424×15로 취하면, 식(2)의 판별 행렬이 가격이 된다.

그러므로 정정시간을 β₀=1, β₁=2, β₂=424×1+1, β₃=424×1+2,…, β₂₉=424×14+2, β₃₀=424×15+1로 취하면, 식(3)에 의해서 다음과 같은 정정 벡터를 얻을 수 있다.

C₀=C₂=…=C₃₀=[1001010000000111001001100110111]^t

C₁=C₃=…=C₂₉=[1110010010011001110010000000001]^t

이에 해당하는 수신측 역스크램블러의 구조는 제5도와 같다.

제5도에서 51은 선택 스위치를, 52는 앤드 게이트를 □블럭은 시프트 레지스터를,표시는 배타적 OR 게이트를 각각 나타낸다.

또한 송신측 S_t와 S_t+1은 제6도와 같이 HEC 구간이 설정되어 있는 경우 그러한 HEC 구간의 상위 2비트에 더해져서 수신측에 전달 될수 있다.

이러한 경우에 시간 t는 HEC₈이 전달되는 시간을 나타낸다.

본 발명은 상기와 같이 구성되어 분산 표본 스크램블링 시스템을 간단한 회로에 의해 구성될 수 있도록 하였으며, 또한 일정하지 않은(non-uniform) 표본 시간에 대한 표본값을 취할 수 있도록 하여 다양하게 적용될 수 있도록 하였다.

Claims (8)

1. 스크램블링을 위한 이진 출력을 생성하기 위해 다수의 시프트 레지스터들을 구비하고 있는 제1시프트 레지스터 제너레이터(1), 상기 제1시프트 레지스터 제너레이터(1)로 부터 출력된 이진 출력과 입력 데이타를 더하여 스크램블링된 데이타를 출력시키기 위한 출력 수단, 및 상기 제1시프트레지스터 제너레이터(1)로 부터 출력된 이진 출력을 일정하지 않은 시간 간격에서 표본화 한후 그 표본값을 출력하기 위한 제1표본화 수단(2)을 구비한 스크램블러와, 역스크램블링을 위한 이진 출력을 생성하기 위해 다수의 시프트 레지스터들을 구비하고 있는 제2시프트 레지스터 제너레이터(5), 상기 제2시프트 레지스터 제너레이터(5)로부터 출력된 이진 출력을 상기 제1표본화 수단(2)에서와 동일한 시간 간격에서 표본화 한후 그 표본값을 출력하기 위한 제2표본화 수단(4), 상기 스크램블러의 상기 제1표본화 수단(2)으로 부터 출력된 표본값과 상기 제2표본화 수단(4)으로 부터 출력된 표본값을 서로 비교하기 위한 비교수단(3), 상기 비교수단(3)으로 부터의 결과에 따라 상기 제2시프트 레지스터 제너레이터(5)로 정정 신호를 공급하기 위한 정정수단(6), 및 상기 스크램블러로 부터 출력된 스크램블링된 데이타와 상기 제2시프트레지스터 제너레이터(5)의 출력을 더하여 역스크램블링된 데이타를 형성하기 위한 수단을 구비한 역스크램블러를 구비하고 있는 것을 특징으로 하는 분산 표본 스크램블링 시스템.
2. 제1항에 있어서, 상기 표본화 수단(2)에 의해서 채취된 표본값이 스크램블링된 데이타와 동일한 전송경로를 통해서 상기 비교회로(3)에 전달되는 것을 특징으로 하는 분산 표본 스크램블링 시스템.
3. 제1항에 있어서, 상기 표본화 수단(2)은 일정하지 않은 간격으로 표본을 채취하도록 AND게이트로 구성되어 있는 것을 특징으로 하는 분산 표본 스크램블링 시스템.
4. 제1항에 있어서, 상기 표본화 수단(2)은 복수개의 표본을 인접하게 채취하도록 AND 게이트로 구성되어 있는 것을 특징으로 하는 분산 표본 스크램블링 시스템.
5. 제3항 또는 제4항에 있어서, 상기 정정 수단(6)은 채취된 표본에 대한 정정 신호를 공급하기 위한 다수의 공급라인 및 다수의 배타적 OR 게이트들을 포함하고 있는 것을 특징으로 하는 분산 표본 스크램블링 시스템.
6. 제5항에 있어서, 상기 출력 수단(7)과 상기 역스크램블링된 데이타를 형성하기 위한 수단은 각각 배타적 OR게이트를 포함하고 있는 것을 특징으로 하는 분산 표본 스크램블링 시스템.
7. 제6항에 있어서, 상기 스크램블러로 입력된 입력데이타가 헤더 오류 제어 구간을 포함하고 있는 경우, 상기 헤더 오류 제어 구간내의 인접한 그 비트에 인접한 표본값을 더하여 상기 역스크램블러로 전달하는 것을 특징으로 하는 분산 표본 스크램블링 시스템.
8. 제7항에 있어서, 상기 비교수단(3)은 배타적 OR 게이트를 구비하고 있는 것을 특징으로 하는 분산 표본 스크램블링 시스템.