KR950013847B1 - 셀 기반 병렬 비동기 전달 모드(atm) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로 - Google Patents

셀 기반 병렬 비동기 전달 모드(atm) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로 Download PDF

Info

Publication number
KR950013847B1
KR950013847B1 KR1019930004207A KR930004207A KR950013847B1 KR 950013847 B1 KR950013847 B1 KR 950013847B1 KR 1019930004207 A KR1019930004207 A KR 1019930004207A KR 930004207 A KR930004207 A KR 930004207A KR 950013847 B1 KR950013847 B1 KR 950013847B1
Authority
KR
South Korea
Prior art keywords
input
output
cell
signal
clock
Prior art date
Application number
KR1019930004207A
Other languages
English (en)
Other versions
KR940023096A (ko
Inventor
김영섭
최송인
박홍식
Original Assignee
한국전기통신공사
조백제
재단법인한국전자통신연구소
양승택
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전기통신공사, 조백제, 재단법인한국전자통신연구소, 양승택 filed Critical 한국전기통신공사
Priority to KR1019930004207A priority Critical patent/KR950013847B1/ko
Priority to US08/213,709 priority patent/US5448640A/en
Priority to JP06049195A priority patent/JP3126865B2/ja
Priority to FR9403202A priority patent/FR2702907B1/fr
Publication of KR940023096A publication Critical patent/KR940023096A/ko
Application granted granted Critical
Publication of KR950013847B1 publication Critical patent/KR950013847B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/12—Transmitting and receiving encryption devices synchronised or initially set up in a particular manner
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5625—Operations, administration and maintenance [OAM]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5638—Services, e.g. multimedia, GOS, QOS
    • H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5672—Multiplexing, e.g. coding, scrambling
    • H04L2012/5674—Synchronisation, timing recovery or alignment

Abstract

내용 없음.

Description

셀 기반 병렬 비동기 전달 모드(ATM) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로
제 1 도는 본 발명이 적용된 셀 기판 ATM물리계층 수신부 블럭 구성도.
제 2 도는 본 발명에 따른 병렬 분산표본 역혼화 회로도.
제 3 도는 본 발명에 따른 병렬 PRBS생성기 회로도.
제4 내지 제 7 도는 본 발명에 따른 병렬 PRBS생성기 수정 회로도들.
제 8 도는 본 발명에 따른 병렬 역혼화기 표본 처리기 회로도.
제 9 도는 본 발명에 따른 병렬 역혼화 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 선로 정합부 12 : 셀 동기 처리부
13 : DSS 역혼화기 14 : 셀 처리부
15 : OAM셀 처리부 16 : 제어부
21 : 역혼화기 22 : PRBS생성기
23 : 표본 처리기 31-1 내지 31-8 : 배타적 OR게이트
32-1 내지 32-2 : 8비트 레지스터 33 내지 36 : 수정회로부
본 발명은 CCITT I.432에 규정된 셀 기반 ATM물리계층을 위한 병렬 분산표본의 역혼화 회로에 관한 것이다.
일반적으로 송신단서에는 연속적인 '1'이나 '0'인 신호의 발생을 방지함으로써 수신단에서의 클럭 추출을 용이하게 하고, 전송신호를 불규칙화하여 부호간 간섭을 줄이기 위하여 전송데이타를 혼화한다. 그리고 수신단에서는 원래의 정보를 복구하여 사용자에게 전달하기 위하여 혼화된 데이타를 역혼화하여야 하므로, I.432에 규정된 셀 기반 ATM물리계층의 혼화기는 특성 다항식 x31x28+1로 하는 프레임 동기 혼화기의 일종인 분산표본 혼화기로 ATM셀 53옥텟에 대해 HEC(Header Error Control)코드에 해당하는 다섯번째 옥텟만을 제외하고 나머지 데이타에 대해 혼화를 수행하며 PRBS(Pseudo Randam Bit Sequenece)생성기의 표본을 주기적으로 추출하여 수신단에 전달된다. 따라서 수신단에서는 송신단에 보내온 PRBS의 표본을 이용하여 역혼화기의 동기를 송신단의 혼화기와 일치시킨 뒤 역혼화를 수행한다. 그런데 종래의 직렬 혼화기를 사용하면 ATM물리계층의 전송 속도인 155.520Mbps 혹은 622.080Mbps 보다 더 빠른 동작속도를 갖는 반도체 소자로 구현하여야만 한다. 그러나 155MHz 이상으로 동작하는 반도체 소자는 고가이며 동작속도가 높아짐에 따라 회로 구성이 어려워지는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 일반적인 반도체 소자를 이용하여 전송데이타를 8비트 병렬로 처리하므로써 회로의 동작속도를 155.520Mbps의 전송 속도인 경우 19.44Mbps로 처리할 수 있도록 한 ATM물리계층을 위한 병렬 분산표본의 역혼화회로를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명인 셀 기반 비동기 전송모드(ATM) 물리계층을 위한 병렬 분산표본 역혼화 회로는, 클럭을 생성하여 제어하는 제어부, 전송매체로부터 데이타를 수신하고 클럭을 추출하는 선로 정합부, 상기 선로 정합부를 통해 수신된 데이타의 HEC코드를 이용하여 신드롬을 계산하여 셀 경계를 찾는 셀 동기 처리부, 상기 셀 동기 처리부에 연결되어 입력 데이타를 역혼화하는 DSS역혼화부, 상기 DSS역혼화기에 연결되어 수신된 셀이 ATM셀인지 OAM셀인지를 판별하여 ATM셀은 ATM계층으로 전달하는 셀 처리부, 상기 셀 처리부에 의해 분리된 OAM셀을 입력받아 유지보수를 행하는 OAM셀 처리부를 구비하는 셀 기반 비동기 전송모드(ATM) 물리계층의 수신단에 적용되는 표본 역혼화 회로부는 ; 초기화시 초기치 설정신호(SETB)를 이용하여 '0'이 아닌 임의값으로 셋트하여 분산표본 역혼화기의 생성다항식 x31+x28+1을 실행하는 8비트의 난수를 발생하는 PBRS생성수단, 상기 PRBS생성수단으로부터의 출력신호(PN7∼PN0)를 입력받아 수신데이타(RD7∼RD0)를 가산하여 역혼화를 수행하여 역혼화된 데이타(TD7∼TD0)를 출력하는 역혼화수단, 상기 PRBS 생성수단에 연결되어 상기 역혼화수단의 동기를 맞추기 위하여 5번째 옥텟에 가산되는 난수 중에서 두번째 비트와 31번째 옥텟에 가산되는 난수 중에서 두번째 비트와 31번째 옥텟에 가산되는 난수중에서 6번째 비트를 추출하고, 샘플 클럭과 신드롬 클럭을 인가받으며, 셀동기 처리부로부터 수신한 신드롬의 상위 2비트(SYDN7, SYDN6)로부터 송신단의 PRBS표본을 추출하여 비교하고 상기 PRBS생성수단의 동기를 맞추기 위한 동기신호(CRR1, CRR0)을 출력하는 표본 처리수단을 구비하고 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 1 도는 본 발명이 적용되는 셀 기반 ATM물리계층 수신부 블럭구성도로서, 도면에서 11은 선로 정합부, 12는 셀 동기 처리부, 13은 DSS역혼화기, 14는 셀 처리부, 15는 OAM셀 처리부, 16은 제어부를 각각 나타낸다.
도면에 도시한 바와 같이, 셀기반 ATM물리계층 수신부는, 클럭을 생성하여 제어 신호를 출력하는 제어부(16), 전송매체로부터 데이타를 수신하고 클럭을 추출하는 선로 정합부(11), 상기 선로 정합부(11)를 통해 수신된 ATM셀 데이타의 HEC코드를 이용하여 신드롬을 계산하여 셀 경계를 찾는 셀 동기 처리부(12), 상기 셀 동기 처리부(12)에 연결되어 ATM셀 입력 데이타를 역혼화하는 DSS 역혼화기(13), 상기 DSS역혼화기(13)에 연결되어 수신된 셀이 ATM셀인지 OAM셀인지를 판별하여 ATM셀은 ATM계층으로 전달하는 셀 처리부(14), 상기 셀 처리부(14)에 의해 분리된 OAM셀을 입력받아 유지보수를 행하는 OAM셀 처리부(15)로 구성된다.
제 2 도는 병렬 분산표본 역혼화기의 구성도로서, 도면에서 21은 역혼화기, 22는 PBRS생성기, 23은 표본 처리기를 각각 나타낸다.
도면에 도시한 바와 같이, 병렬 분산표본 역혼화기는, 초기화시 SETB를 이용하여 '0'아닌 임의값으로 셋트하면 분산표본 역혼화기의 생성다항식 x31+x8+1을 실행하는 8비트의 난수를 발생하는 PRBS생성기(22), 상기 PRBS생성기(22)로부터의 출력신호(PN7∼PN0)를 입력받아 수신데이타(RD7∼RD0)를 가산하여 역혼화를 수행하여 역혼화된 데이타(TD7∼TD0)를 출력하는 역혼화기(21), 상기 PRBS생성기(22)에 연결되어 상기 역혼화기(21)의 동기를 맞추기 위하여 5번째 옥텟에 가산되는 난수 중에서 ATM셀 데이타인 두번째 비트와 31번째 옥텟에 가산되는 난수중에서 6번째 비트를 추출하고, 샘플 클럭과 신드롬 클럭을 인가받으며, 셀동기 처리부(제 1 도의 12)로부터 수신한 신드롬의 상위 2비트(SYDN7, SYDN6)로부터 송신단의 PRBS표본을 추출하여 비교하고 상기 PRBS생성기(22)의 동기를 맞추기 위한 동기신호(CRR1, CRR0) 출력하는 표본 처리기(23)로 구성된다. 그리고 송신단의 PRBS표본은 HEC 코드의 상위 2비트에 가산되어 전달된다. 그런데 HEC코드는 셀의 헤더 4옥텟에 대한 CRC코드에 B'01010101이 가산되어 있으므로 CRC생성 다항식으로 신드롬을 계산하면 에러가 없을 경우에는 신드롬값이 B'01010101이 되어야 한다. 여기에 PRBS표본이 가산되어 있으므로 셀 동기 처리부에서 계산된 신드롬의 상위 2비트 중에서 첫번째 비트는 그대로 송신측의 표본이 되고, 두번째 비트는 반전시키면 송신측의 표본이 된다.
제 3 도는 수정회로부를 부가한 병렬 PRBS생성기 회로도로서, 도면에서 31-1 내지 31-8은 배타적 OR게이트, 32-1 내지 32-2는 8비트 레지스터, 33 내지 36은 수정회로부이다.
도면에 도시한 바와같이, 수정회로부를 부가한 병렬 PRBS생성기는, SETB신호를 셋트 단자(SB)로 입력받고 클럭신호를 클럭단자로 인가받는 병렬 구조인 8비트 레지스터(32-1 내지 32-4), 상기 8비트 레지스터(32-3)의 출력(Q7∼Q0)을 각각의 일입력으로 하고 상기 8비트 레지스터(32-4)의 출력(Q7∼10)을 각각 타입력으로 하여 병렬 PRBS신호(PN7∼PN0)를 출력하며 생성된 PRBS신호(PN7∼PN0)를 상기 8비트 레지스터(32-1 내지 32-4)의 입력단자(D7∼D0)로 인가하는 배타적 OR게이트(31-1 내지 31-8)를 구비하는 수정회로부를 부가한 병렬 PRBS생성기 회로는, 상기 배타적 OR게이트(31-1 내지 31-7)의 출력을 입력단자(A6∼A0)로 입력받고 PRBS생성기 동기신호(CRR1,CRR0)를 입력받으며 상기 8비트 레지스터(32-1)로 출력신호(B6∼B0)를 내고 출력단자(B6, B2)에서는 역혼화기의 PRBS생성기 표본 신호(RSAM0, RSAM1)을 출력하는 수정회로부(33), 상기 배타적 OR게이트(32-8)의 출력을 입력단자(A0)로 입력받고 상기 8비트 레지스터(32-1)의 출력단자(Q7∼Q0)으로부터의 출력을 입력단자(A7∼A1)로 입력받으며, 상기 동기신호(CRR1,CRR0)를 입력받아 출력단자(B7∼B0)로부터상기 8비트 레지스터(32-2)의 입력단자(D7∼D0)로 인가하는 수정회로부(34), 상기 8비트 레지스터(32-2)의 출력단자(Q7∼Q0)로부터의 출력신호를 입력단자(A7∼A0)로 입력받고, 상기 동기신호(CRR1, CRR0)를 입력받아 출력단자(B7∼B0)를 통해 상기 8비트 레지스터(32-3)의 입력단자(D7∼D0)로 인가하는 수정회로부(35), 상기 8비트 레지스터(32-3)의 출력단자(Q7∼Q0)로부터의 출력신호를 입력단자(A7∼A0)로 입력받고, 상기 동기신호(CRR1,CRR0)를 입력받아 출력단자(B7∼B0)를 통해 상기 8비트 레지스터(32-4)의 입력단자(D7∼D0)로 인가하는 수정회로부(36)를 구비하여 레지스터로 입력되는 천이 데이타를 수정한다.
제 4 도는 첫번째 수정회로부의 회로도로서, 도면에서 41 내지 47은 배타적 OR게이트를 나타낸다.
도면에 도시한 바와같이, 첫번째 수정회로부는, 동기신호(CRR1)를 일입력으로하고 ATM셀인 입력신호(A4)를 타입력으로 하여 수정된 신호(B4)를 출력하는 배타적 OR게이트(43), 동기신호(CRR1)를 일입력으로 하고 ATM셀인 입력신호(A1)를 타입력으로 하여 수정된 신호(B1)를 출력하는 배타적 OR게이트(46), 동기신호(CRR0)를 일입력으로 하고 ATM셀인 입력신호(A5)를 타입력으로 하여 수정된 신호(B5)를 출력하는 배타적 OR게이트(42), 동기신호(CRR0)를 일입력으로 하고 ATM셀인 입력신호(A0)를 타입력으로 하여 수정된 신호(B0)를 출력하는 배타적 OR게이트(47), ATM셀인 입력신호(A6)를 일입력으로 하고 타입력단은 접지되어 수정된 신호(B6)를 출력하는 배타적 OR게이트(41), ATM셀인 입력신호(A3)를 일입력으로 하고 타입력단은 접지되어 수정된 신호 (B3)를 출력하는 배타적 OR게이트(44), ATM 셀인 입력신호(A2)를 일입력으로 하고 타입력단은 접지되어 수정된 신호(B2)를 출력하는 배타적 OR게이트(45)로 구성된다.
제 5 도는 두번째 수정회로부의 회로도로서, 도면에서 51 내지 58은 배타적 OR게이트, 59는 OR게이트를 각각 나타낸다.
도면에 도시한 바와 같이, 두번째 수정회로부는, 동기신호(CRR1, CRR0)를 입력으로 하는 OR게이트(59), 상기 OR게이트(59)의 출력을 일입력으로 하고 ATM셀인 입력신호(A7)을 타입력으로 하여 수정된 신호(B7)를 출력하는 배타적 OR게이트(51), 상기 OR게이트(59)의 출력을 일입력으로 하고 ATM셀인 입력신호(A6)을 타입력으로 하여 수정된 신호(B6)를 출력하는 배타적 OR게이트(52), 상기 OR게이트(59)의 출력을 일입력으로 하고 ATM셀인 입력신호(A2)을 타입력으로 하여 수정된 신호(B2)를 출력하는 배타적 OR게이트(56), 동기신호(CRR0)을 일입력으로 하고 ATM셀인 입력신호(A5)를 타입력으로 하여 수정된 신호(B5)를 출력하는 배타적 OR게이트(53), 동기신호(CRR0)을 일입력으로 하고 ATM셀인 입력신호(A3)를 타입력으로 하여 수정된 신호(B3)를 출력하는 배타적 OR게이트(55) ATM셀인 입력신호(A4)을 일입력으로 하고 타입력단은 접지되어 수정된 신호(B4)를 출력하는 배타적 OR게이트(54), ATM셀인 입력신호(A1)을 일입력으로 하고 타입력단은 접지되어 수정된 신호(B1)를 출력하는 배타적 OR게이트(57), ATM셀인 입력신호(A0)를 일입력으로 하고 타입력단은 접지되어 수정된 신호(B0)를 출력하는 배타적 OR게이트(58)로 구성된다.
제 6 도는 세번째 수정회로부의 회로도로서, 도면에서 61 내지 68은 배타적 OR게이트, 69는 OR게이트를 각각 나타낸다.
도면에 도시한 바와 같이, 세번째 수정회로부는, 동기신호(CRR1,CRR0)를 입력으로 하는 OR게이트(69), 상기 OR게이트(69)의 출력을 일입력으로 하고 ATM셀인 입력신호(A7)을 타입력으로 하여 수정된 신호(B7)를 출력하는 배타적 OR게이트(61), 상기 OR게이트(69)의 출력을 일입력으로 하고 ATM셀인 입력신호(A6)을 타입력으로하여 수정된 신호(B6)를 출력하는 배타적 OR게이트(62), 상기 OR게이트(69)의 출력을 일입력으로 하고 ATM셀인 입력신호(A3)을 타입력으로 하여 수정된 신호(B3)를 출력하는 배타적 OR게이트(65), 상기 OR게이트(69)의 출력을 일입력으로 하고 ATM셀인 입력신호(A2)을 타입력으로 하여 수정된 신호(B2)를 출력하는 배타적 OR게이트(66), 동기신호(CRR1)을 일입력으로 하고 ATM셀인 입력신호(A1)를 타입력으로 하여 수정된 신호(B1)를 출력하는 배타적 OR게이트(67), ATM셀인 입력신호(A5)를 일입력으로 하고 타 입력단은 접지되어 수정된 신호(B5)를 출력하는 배타적 OR게이트(63), ATM셀인 입력신호(A4)를 일입력으로 하고 타입력단은 접지되어 수정된 신호(B4)를 내는 배타적 OR게이트(64), ATM 셀인 입력신호(A0)를 일입력으로 하고 타입려단은 접지되어 수정된 신호(B0)를 내는 배타적 OR게이트(68)로 구성된다.
제 7 도는 최종 수정 회로부의 회로도로서, 도면에서 71 내지 78은 배타적 OR게이트, 79는 OR게이트를 각각 나타낸다.
도면에 도시한 바와같이, 네번째 수정회로부는, 동기신호(CRR1,CRR0)를 입력으로 하는 OR게이트(79), 상기 OR게이트(79)의 출력을 일입력으로 하고 ATM셀인 입력신호(A6)을 타입력으로 하여 수정된 신호(B6)를 출력하는 배타적 OR게이트(72), 상기 OR게이트(79)의 출력을 일입력으로 하고 ATM셀인 입력신호(A3)을 타입력으로하여 수정된 신호(B3)를 출력하는 배타적 OR게이트(75), 상기 OR게이트(79)의 출력을 일입력으로 하고 ATM셀인 입력신호(A2)을 타입력으로 하여 수정된 신호(B2)를 출력하는 배타적 OR게이트(76), 동기신호(CRR1)를 일입력으로 하고 ATM셀인 입력신호(A7)를 타입력으로 하여 수정된 신호(B7)를 출력하는 배타적 OR게이트(71), 동기신호(CRR0)를 일입력으로 하고 ATM셀인 입력신호(A0)를 타입력으로 하여 수정된 신호(B0)를 출력하는 배타적 OR게이트(78), ATM셀인 입력신호(A5)를 일입력으로 하고 타입력단은 접지되어 수정된 신호(B5)를 출력하는 배타적 OR게이트(73), ATM셀인 입력신호(A1)를 일입력으로 하고 타입력단은 접지되어 수정된 신호(B1)를 출력하는 배타적 OR게이트(77)로 구성된다.
상기와 같이 구성되는 네개의 수정회로부는 동기신호(CRR0, CRR1)가 '하이'일 때만 각각 수정이 필요한 비트를 반전시킨다.
제 8 도는 표본 처리기의 회로도로서, 도면에서 81 내지 84은 D플립-플롭, 85,86는 배타적 OR게이트, 87,88는 앤드 게이트, 89는 인버터를 각각 나타낸다.
도면에 도시한 바와같이 표본 처리기(제 2 도의 23)는, 셋트단자에 전원이 연결되고, 리셋 단자로 RSTB신호를 입력받는 동일한 구조인 4개의 D플립-플롭(81 내지 84)은, RSAM1신호를 입력단자(D)로 입력받고, 샘플클럭을 클럭단자로 입력받는 D플립-플롭(81), RSAM0신호를 입력단자(D)로 입력받고 클럭단자로는 신드롬 클럭을 입력받는 D플립-플롭(82), 샘플클럭을 클럭단자로 입력받는 D플립-플롭(81), 신드롬(SYND7) 신호를 입력단자(D)로 입력받고 클럭단자로는 신드롬 클럭을 입력받는 D플립-플롭(83), 신드롬(SYND6)신호를 신호 반전시키기 위한 인버터(89), 상기 인버터(89)에 의해 반전된 신드롬(SYND6)신호를 입력단자(D)로 입력받고 클럭단자로는 신드롬 클럭을 인가받는 D플립-플롭(84), 상기 D플립-플롭(81)의 정출력단(Q)의 출력을 일입력으로 하고 상기 D플립-플롭(83)의 정출력단(Q)의 출력을 타입력으로 하는 배타적 OR게이트(85), 상기 D플립-플롭(82)의 정출력단(Q)의 출력을 일입력으로 하고 상기 D플립-플롭(84)의 정출력단(Q)의 출력을 타입력으로 하는 배타적 OR게이트(86), 상기 배타적 OR게이트(85)의 출력을 일입력으로 하고, 상기 신드롬 클럭을 타입력으로 하여 동기신호(CRR1)를 내는 앤드 게이트(87), 상기 배타적 OR게이트(86)의 출력을 일입력으로 하고 상기 샘플 클럭을 타입력으로하여 동기신호(CRR0)를 출력하는 앤드 게이트(88)를 구비하여 PRBS생성기의 표본을 추출하여 수신된 송신단의 PRBS표본과 비교하여 다른 경우에 PRBS생성기의 동기를 맞추기 위해 동기신호(CRR0, CRR1)를 출력한다.
제 9 도는 병렬 역혼화기의 회로도로서, 도면에서 91 내지 98은 배타적 OR게이트를 나타낸다.
도면에 도시한 바와같이, 본 발명에 따른 병렬 역혼화기는, 수신된 전송 데이타(RD7∼RD0)를 각각의 일입력으로 하고, PRBS생성신호(PN7∼PN0)를 타입력으로 하며, 송신 데이타(TD7∼TD0)출력하는 8개의 배타적 OR게이트(91 내지 98)로 구성되어 PRBS생성기로부터 출력된 8비트의 PRBS(PN7∼PN0)와 입력데이타가 가산되어 출력된다.
따라서, 상기와 같은 본 발명에 의하여 분산표본 역혼화기를 병렬로 구현할 경우 고가의 고속 반도체 소자를 사용하지 않고도 회로를 구현할 수 있으며 높은 주파수에 따라 발생하는 제반 문제점을 해결할 수 있게 됨으로써 셀 기반 ATM물리계층의 역혼화 생성기에 적용하면 데이타 전송 속도에 구애받지 않고 회로를 설계할 수 있는 효과가 있다.

Claims (5)

  1. 클럭을 생성하여 제어하는 제어부(16), 전송매체로부터 데이타를 수신하고 클럭을 추출하는 선로 정합부(11), 상기 선로 정합부(11)를 통해 수신된 데이타의 HEC코드를 이용하여 신드롬을 계산하여 셀 경계를 찾는 셀 동기 처리부(12), 상기 셀 동기 처리부(12)에 연결되어 입력 데이타를 역혼화하는 DSS역혼화부(13), 상기 DSS역혼화기(13)에 연결되어 수신된 셀이 ATM셀인지 OAM셀인지를 판별하여 ATM셀은 ATM계층으로 전달하는 셀 처리부(14), 상기 셀 처리부(14)에 의해 분리된 OAM셀을 입력받아 유지보수를 행하는 OAM셀 처리부(15)를 구비하는 셀 기반 비동기 전송 모드(ATM) 물리계층의 수신단에 적용되는 표본 역혼화 회로부(13)는 ; 초기화시 SETB를 이용하여 '0'이 아닌 임의값으로 셋트하면 분산표본 역혼화기의 생성다항식 X31+x28+1을 실행하는 8비트의 난수를 발생하는 PRBS생성수단(22), 상기 PRBS생성수단(22)으로부터의 출력신호(PN7∼PN0)를 입력받아 수신데이타(RD7∼RD0)를 가산하여 역혼화를 수행하여 역혼화된 데이타(TD7∼TD0)를 출력하는 역혼화수단(21), 상기 PRBS 생성수단(22)에 연결되어 상기 역혼화수단(21)의 동기를 맞추기 위하여 5번째 옥텟에 가산되는 난수중에서 두번째 비트와 31번째 옥텟에 가산되는 난수중에서 6번째 비트를 추출하고, 샘플 클럭과 신드롬 클럭을 인가받으며, 셀동기 처리부로부터 수신한 신드롬의 상위 2비트(SYND1, SYND0)로부터 송신단의 PBRS표본을 추출하여 비교하고 상기 PRBS생성수단(22)의 동기를 맞추기 위한 동기신호(CRR1,CRR0)출력하는 표본 처리수단(23)을 구비하고 있는 것을 특징으로 하는 셀 기반 비동기 전송 모드(ATM)물리계층을 위한 병렬 분산표본 역혼화 회로.
  2. 제 1 항에 있어서, 상기 PRBS생성수단(22)은 ; SETB신호를 셋트 단자(SB)로 입력받고 클럭신호를 클럭단자로 인가받는 병렬 구조인 제1 내지 제4 8비트 레지스터(32-1 내지 32-4), 상기 3 8비트 레지스터(32-3)의 출력(Q7∼Q0)을 각각의 일입력으로 하고 상기 제4 8비트 레지스터(73-4)의 출력(Q7∼Q0)을 각각의 타입력으로 하여 병렬 PRBS신호(PN7∼PN0)를 출력하며 생성된 PRBS신호(PN7∼PN0)를 상기 제1 내지 제4 8비트 레지스터(32-1 내지 32-4)의 입력단자(D7∼D0)로 인가하는 제1 내지 제 8 배타적논리합 수단(31-1 내지 31-8), 상기 배타적논리합 수단(31-1 내지 31-7)의 출력을 입력단자(A6∼A0)로 입력받고 PRBS생성기 동기신호(CRR1,CRR0)를 입력받으며 상기 제1 8비트 레지스터(32-1)로 출력신호(B6∼B0)를 내고 출력단자(B6, B2)에서는 역혼화기의 PRBS생성기 표본 신호(RSAM0, RSAM1)를 출력하는 제 1 수정회로수단(33), 상기 배타논리합 수단(32-8)의 출력을 입력단자(A0)로 입력받고 상기 제1 8비트 레지스터(32-1)의 출력단자(Q7∼Q0)로부터의 출력을 입력단자(A7∼A1)로 입력받으며, 상기 동기신호(CRR1, CRR0)를 입력받아 출력단자(B7∼B0)로부터 상기 제2 8비트 레지스터(32-2)의 입력단자(D7∼D0)로 인가하는 제 2 수정회로수단(34), 상기 제2 8비트 레지스터(32-2)의 출력단자(Q7∼Q0)부터의 출력신호를 입력단자(A7∼A0)로 입력받고, 상기 동기신호(CRR1, CRR0)를 입력받아 출력단자(B7∼B0)를 통해 상기 제3 8비트 레지스터(32-3)의 입력단자(D7∼D0)로 인가하는 제 3 수정회로수단(35), 상기 제3 상기 8비트 레지스터(32-3)의 출력단자(Q7∼Q0)로부터의 출력신호를 입력단자(A7∼A0)로 입력받고, 상기 동기신호(CRR1, CRR0)를 입력받아 출력단자(B7∼B0)를 통해 상기 제4 8비트 레지스터(32-4)의 입력단자(D7∼D0)로 인가하는 제4 수정회로수단(36)을 구비하고 있는 것을 특징으로 하는 셀 기반 비동기 전송 모드(ATM) 물리계층을 위한 병렬 분산표본 역혼화 회로.
  3. 제 1 항에 있어서, 상기 제1 내지 제 4 수정회로 수단(33 내지 36)은 ; 동기신호(CRR0, CRR1)가 '하이'일 때만 각각 수정이 필요한 비트를 반전시키도록 구성한 것을 특징으로 하는 셀 기반 비동기 전송 모드(ATM) 물리계층을 위한 병렬 분산표본 역혼화 회로.
  4. 제 1 항에 있어서, 상기 표본 처리수단(23)은 ; RSAM1신호를 입력단자(D)로 입력받고, 샘플클럭을 클럭단자로 입력받는 제1D플립-플롭(81), RSAM0신호를 입력단자(D)로 입력받고 클럭단자로는 신드롬 클럭을 입력받는 제2D플립-플롭(82), 샘플클럭을 클럭단자로 입력받는 제3D플립-플롭(81), 신드롬(SYND7)신호를 입력단자(D)로 입력받고 클럭단자로는 신드롬 클럭을 입력받는 제4D플립-플롭(83), 신드롬(SYND6)신호를 신호 반전시키기 위한 반전수단(89), 상기 반전수단(89)에 의해 반전된 신드롬(SYND6)신호를 입력단자(D)로 입력받고 클럭단자로는 신드롬 클럭을 인가받는 D플립-플롭 제4(84), 상기 제1D플립-플롭(81)의 정출력단(Q)의 출력을 일입력으로 하고 상기 제3D플립-플롭(83)의 정출력단(Q)의 출력을 타입력으로 하는 제 1 배타적논리합 수단(85), 상기 제2D플립-플롭(82)의 정출력단(Q)의 출력을 일입력으로 하고, 상기 제4D플립-플롭(84)의 정출력단(Q)의 출력을 타입력으로 하는 제 2 배타적논리합 수단(86), 상기 제 1 배타적논리합 수단(85)의 출력을 일입력으로 하고, 상기 신드롬 클럭을 타입력으로 하여 동기신호(CRR1)를 내는 제 1 앤드 수단(87), 상기 제 2 배타적논리합 수단(86)의 출력을 일입력으로 하고 상기 샘플 클럭을 타입력으로 하여 동기신호(CRR0)를 출력하는 앤드수단(88)을 구비하고 있는 것을 특징으로 하는 셀 기반 비동기 전송 모드(ATM) 물리계층을 위한 병렬 분산표본 역혼화 회로.
  5. 제 1 항에 있어서, 상기 역혼화 수단(21)은 ; 수신된 전송 데이타(RD7∼RD0)를 각각의 일입력으로 하고, PRBS생성신호(PN7∼PN0)를 타입력으로 하여 논리 연산한 후 송신 데이타(TD7∼TD0)를 출력하는 8개의 배타적논리합 수단(91 내지 98)으로 구성한 것을 특징으로 하는 셀 기반 비동기 전송 모드(ATM) 물리계층을 위한 병렬 분산표본 역혼화 회로.
KR1019930004207A 1993-03-18 1993-03-18 셀 기반 병렬 비동기 전달 모드(atm) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로 KR950013847B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930004207A KR950013847B1 (ko) 1993-03-18 1993-03-18 셀 기반 병렬 비동기 전달 모드(atm) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로
US08/213,709 US5448640A (en) 1993-03-18 1994-03-16 Parallel distributed sample descrambling circuit for cell-based asynchronous transfer mode physical layer
JP06049195A JP3126865B2 (ja) 1993-03-18 1994-03-18 セルベース並列非同期伝送モード物理層のデスクランブリングのための並列分散標本デスクランブリング回路
FR9403202A FR2702907B1 (fr) 1993-03-18 1994-03-18 Circuit de décryptage d'échantillons réparti parallèle pour une couche physique à mode de transfert asynchrone à base de cellules.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930004207A KR950013847B1 (ko) 1993-03-18 1993-03-18 셀 기반 병렬 비동기 전달 모드(atm) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로

Publications (2)

Publication Number Publication Date
KR940023096A KR940023096A (ko) 1994-10-22
KR950013847B1 true KR950013847B1 (ko) 1995-11-16

Family

ID=19352405

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930004207A KR950013847B1 (ko) 1993-03-18 1993-03-18 셀 기반 병렬 비동기 전달 모드(atm) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로

Country Status (4)

Country Link
US (1) US5448640A (ko)
JP (1) JP3126865B2 (ko)
KR (1) KR950013847B1 (ko)
FR (1) FR2702907B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452927B1 (en) 1995-12-29 2002-09-17 Cypress Semiconductor Corporation Method and apparatus for providing a serial interface between an asynchronous transfer mode (ATM) layer and a physical (PHY) layer
SE9600256L (sv) * 1996-01-24 1997-07-25 Ericsson Telefon Ab L M Digital överföring på parallell optik länk
KR100219481B1 (ko) * 1996-05-23 1999-09-01 윤종용 시디롬 디코더의 디스크램블링 데이타 생성방법 및그장치와이를이용한디스크램블러
FR2755558B1 (fr) * 1996-11-04 1999-01-22 Centre Nat Rech Scient Procede de decorrelation de donnees
US5946398A (en) * 1997-03-25 1999-08-31 Level One Communications, Inc. State synchronized cipher text scrambler
US6122376A (en) * 1997-08-28 2000-09-19 Level One Communications, Inc. State synchronized cipher text scrambler
KR100249498B1 (ko) * 1997-11-28 2000-03-15 정선종 분산 표본 혼화 장치의 병렬 처리기
KR20030048903A (ko) * 2001-12-13 2003-06-25 엘지전자 주식회사 비동기전송모드 수동광네트워크의 하향 데이터에 대한병렬 분산표본 역혼화 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4719643A (en) * 1984-12-24 1988-01-12 Gte Communication Systems Corporation Pseudo random framing generator circuit
GB9008151D0 (en) * 1990-04-10 1990-06-06 British Telecomm Data communication
GB9020410D0 (en) * 1990-09-19 1990-10-31 Stc Plc Sequence synchronisation
US5163092A (en) * 1990-11-28 1992-11-10 Siemens Aktiengesellschaft Parallel scrambler used in sonet data transmission
JP2892180B2 (ja) * 1991-04-30 1999-05-17 富士通株式会社 Ａｔｍクロスコネクト装置の監視方式
KR950008397B1 (ko) * 1992-04-21 1995-07-28 이병기 분산 표본 스크램블링 시스템
US5349611A (en) * 1992-11-13 1994-09-20 Ampex Systems Corporation Recovering synchronization in a data stream
US5355415A (en) * 1993-03-15 1994-10-11 Byeong Gi Lee Parallel distributed sample scrambling system

Also Published As

Publication number Publication date
FR2702907A1 (fr) 1994-09-23
FR2702907B1 (fr) 1998-04-30
US5448640A (en) 1995-09-05
JP3126865B2 (ja) 2001-01-22
KR940023096A (ko) 1994-10-22
JPH07123074A (ja) 1995-05-12

Similar Documents

Publication Publication Date Title
EP0549672B1 (en) Sequence synchronisation
US5784370A (en) Method and apparatus for regenerating a control signal at an asynchronous transfer mode (ATM) layer or a physical (PHY) layer
KR950013847B1 (ko) 셀 기반 병렬 비동기 전달 모드(atm) 물리계층의 역혼화를 위한 병렬 분산 표본 역혼화 회로
US5117429A (en) Packet switch for a transfer of data in asynchronous mode in a digital transmission network
US6128766A (en) High speed cyclic redundancy check algorithm
US5502817A (en) Ultra high speed data collection, processing and distribution ring with parallel data paths between nodes
KR950008397B1 (ko) 분산 표본 스크램블링 시스템
EP0498359A2 (en) Ring bus station having dual oscillators
US6427179B1 (en) System and method for protocol conversion in a communications system
KR100210497B1 (ko) 클럭 발생장치, 데이타송신/수신 장치 및 데이타 송신/수신방법
KR100249498B1 (ko) 분산 표본 혼화 장치의 병렬 처리기
US6466589B1 (en) Apparatus for verifying data integrity and synchronizing ATM cell data format for processing
Ng et al. Parallel realization of the ATM cell header CRC
KR960007676B1 (ko) 동기디지탈계위 기반 병렬 비동기 전달모드 물리 계층 병렬자기 동기 역혼화 회로
US5764876A (en) Method and device for detecting a cyclic code
US5481215A (en) Coherent multiplexer controller
JPH11168479A (ja) Ｄｓｓ方式におけるサンプル値抽出装置およびその方法
EP0405041B1 (en) Terminal adapter having a multiple HDLC communication channels receiver for processing control network management frames
KR960002685B1 (ko) 바이트 단위 처리 에이티엠(atm) 셀 경계식별 및 혼화 처리 장치
KR960007675B1 (ko) 동기디지탈계위 병렬 비동기 전달모드 물리계층을 위한 병렬 자기동기 혼화 회로
CA2037488C (en) Communication terminal equipment
KR950013846B1 (ko) 셀 기반 병렬 비동기 전달 모드(atm) 물리 계층의 혼화를 위한 병렬 분산 표본 혼화 회로
KR100204488B1 (ko) 유토피아 인터페이스에 있어서 분할 및 조립 계층의 아이들셀 제거장치 및 그 제거방법
KR100200566B1 (ko) Atm 교환기의 crc 생성 회로
KR100267277B1 (ko) 통신시스템의 셀 경계 식별 장치

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20021029

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee