FR2670044A1 - Dispositif semi-conducteur de memoire. - Google Patents
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Abstract
Dans un dispositif semi-conducteur de mémoire, le courant de substrat engendré par le fonctionnement d'un égalisateur (10) de ligne de bits peut être réduit en utilisant, pour maintenir une paire de lignes de bits (BL, BL) au même potentiel avant qu'un amplificateur de lecture (30) ne soit mis en uvre, des transistors PMOS (P3), dont le coefficient d'ionisation est plus faible que celui des transistors NMOS puisque leurs porteurs sont des trous. Ainsi, la tension de substrat peut être stabilisée en réduisant le courant de substrat dans le fonctionnement de l'égalisateur (10) de lignes de bits.
Description
À La présente invention concerne un dispositif semi-conducteur de mémoire,
et plus particulièrement un dispositif de mémoire comprenant un circuit égalisateur de lignes de bits qui peut réduire la génération de courant de substrat et stabiliser ainsi une tension de substrat.
Au fur et à mesure que les dispositifs semi-
conducteurs tendent vers une intégration plus élevée, le nombre d'amplificateurs de détection et d'égalisateurs
de lignes de bits augmente aussi proportionnellement.
L'égalisateur de lignes de bits égalise les potentiels d'une paire de lignes de bits BL et EL avant que les potentiels de la paire de lignes de bits BL et BL ne soient amplifiés par l'amplificateur de détection Ainsi, lorsque les tensions de lignes de bits sont amplifiées, des données sont détectées par la variation de
potentiel de lignes de bits.
La Fig 1 est un diagramme de circuit d'un dispositif classique de mémoire A la Fig 1, le dispositif classique de mémoire comprend un égalisateur de lignes de bits 10, une cellule de mémoire 20, et un amplificateur de détection 30 L'égalisateur de lignes de bits 10 est situé entre les lignes de bits BL et EL, une tension VBL étant appliquée aux sources de transistors du type semi-conducteur à oxyde métallique à canal N, ou NMOS, Nl et N 2 pour charger les lignes de bits BL et BL qui sont reliées à leurs drains, respectivement De plus, un transistor NMOS N 3 est relié aux lignes de bits BL et EL par sa source et par son drain pour égaliser leur potentiel à la tension VBL de charge préalable de ligne de bits qui est classiquement égale à la moitié de la tension d'alimentation en énergie, c'est-à-dire 1/2 Vcc Une horloge de commande d'égalisateur de lignes de bits OEQ est appliquée aux grilles des transistors NMOS Ni, N 2 et N 3 La cellule de mémoire 20 comprend deux transistors NMOS N 4 et N 5, dont les grilles sont reliées à des lignes de mots W Ln et W Ln+l, les sources sont reliées à des condensateurs Cl et C 2 pour mémoriser des données de cellules et les drains sont
reliés à des lignes de bits BL et EL respectivement.
Les lignes de bits BL et EL sont également reliées à
l'amplificateur de détection 30.
La Fig 2 est un diagramme représentant des formes d'ondes opérationnelles du dispositif classique de mémoire représenté à la Fig 1 Les lignes de bits BL et MI sont respectivement amplifiées à une tension de masse Vss et à la tension d'alimentation en énergie Vcc par l'amplificateur de détection 30 lorsqu'un signal d'impulsion pour l'adresse de ligne (ou RAS) comme celui qui est représenté à la Fig 2 (A) se trouve dans un état de niveau bas Puis, si le signal RAS passe à un niveau haut d'état non activé, l'horloge de commande d'égalisation de lignes de bits 'EQ, à un état de niveau haut comme représenté à la Fig 2 (B), est appliquée aux grilles des transistors NMOS Nl, N 2 et N 3 par un sélecteur de puce qui n'est pas représenté à la Fig 1 De plus, les lignes de mots W Ln et W Ln+l représentées à la Fig 2 (C) passent à un état de niveau bas dans une adresse de colonne (non représentée) avant que l'horloge de commande d'égalisation de lignes de bits OEQ ne passe à un état
de niveau haut.
Puis, les transistors NMOS N 4 et N 5 de la cellule de mémoire 20 sont mis hors fonction et, de cette manière, les données mémorisées dans les condensateurs Cl et C 2 ne sont pas déchargés vers les lignes de bits BL et EL Par conséquent, les lignes de bits BL et EL sont égalisées à la tension de charge préalable de ligne de bits VBL comme représenté à la Fig 2 (D) et y sont maintenues jusqu'au cycle d'activation suivant. A cet instant, le transistor NMOS N 3 destiné à égaliser les lignes de bits BL et BL dans l'égalisateur de lignes de bits est mis en fonction par l'horloge de commande d'égalisation de lignes de bits OEQ, après que la tension d'alimentation Vcc a été appliquée entre la source et le drain du transistor NMOS N 3 et que la source et le drain du transistor NMOS N 3 présentent donc entre leurs potentiels une différence égale à la tension d'alimentation en énergie Vcc, et l'horloge de commande d'égalisation de lignes de bits OEQ appliquée à la grille du transistor NMOS N 3 est modifiée et passe de la tension de masse Vss à la tension d'alimentation en énergie Vcc, de sorte qu'un courant de substrat est engendré. De plus, en raison de la tendance à l'intégration élevée des dispositifs des mémoires, les nombres de cellules de mémoire, d'amplificateurs de détection et d'égalisateurs de lignes de bits augmentent aussi et le nombre d'égalisateurs de lignes de bits qui fonctionne pour chaque cycle d'activation augmente aussi Par conséquent, l'amplitude du courant de substrat qui est produit pendant le fonctionnement des égalisateurs de lignes de bits augmente, et le potentiel des substrats varie par conséquent fortement, ce qui abaisse la
fiabilité du dispositif de mémoire.
La présente invention a pour but de réaliser un dispositif semiconducteur de mémoire qui puisse stabiliser la tension de substrat en réduisant le courant de substrat qui est engendré pendant le
fonctionnement de l'égalisateur de lignes de bits.
Selon l'invention, il est réalisé un dispositif semi-conducteur de mémoire comprenant plusieurs cellules de mémoire, plusieurs amplificateurs de détection et plusieurs égalisateurs de lignes de bits, caractérisé en ce que chacun desdits égalisateurs de
lignes de bits comprend un transistor du type semi-
conducteur à oxyde métallique à canal P ou PMOS, destiné à servir de moyen égalisateur de lignes de bits, dont la source et le drain sont respectivement reliés à une paire de lignes de bits de telle manière que la source soit reliée à une ligne de bits et le drain soit relié à l'autre ligne de bits, et dont la grille revoit une horloge de commande d'égalisation de
ligne de bits.
Selon une modalité particulière, chacun desdits égalisateurs de lignes de bits comprend des transistors PMOS destinés à servir de moyen de charge préalable de lignes de bits pour maintenir lesdites lignes de bits
à une tension de charge préalable de lignes de bits.
Ces buts, particularités et avantages de la présente invention, ainsi que d'autres, apparaîtront
mieux de la description qui suit des modes de
réalisation préférés pris en liaison avec les dessins annexés dans lesquels: la Fig 1 est un schéma de circuit d'un dispositif semiconducteur de mémoire classique; la Fig 2 est un diagramme représentant des
formes d'ondes opérationnelles du dispositif semi-
conducteur de mémoire classique représenté à la Fig 1; la Fig 3 est un schéma de circuit d'un dispositif semi-conducteur de mémoire selon la présente invention; la Fig 4 est un diagramme représentant des
formes d'ondes opérationnelles du dispositif semi-
conducteur de mémoire conforme à la présente invention représenté à la Fig 3; la Fig 5 est un schéma de circuit d'un autre dispositif semiconducteur de mémoire selon la présente invention; et la Fig 6 est un diagramme représentant des
formes d'ondes opérationnelles du dispositif semi-
conducteur de mémoire représenté à la Fig 5.
La Fig 3 représente un mode de réalisation préféré d'un dispositif semi-conducteur de mémoire
selon la présente invention Le dispositif semi-
conducteur de mémoire comprend un égalisateur 10, un élément de cellule de mémoire 20 et des amplificateurs de détection 30 L'égalisateur 10 de lignes de bits est situé entre une paire de lignes de bits BL et BL et comprend deux transistors NMOS Ni et N 2, destinés à charger des lignes de bits BL et BL à une tension de charge préalable de ligne de bits VBL, et un transistor PMOS P 3 destiné à égaliser les tensions des lignes de
bits BL et BL.
La tension de charge préalable de lignes de bits VBL est appliquée aux sources des transistors NMOS Ni et N 2, tandis que leurs drains sont reliés aux lignes de bits BL et BL En outre, les portes des transistors NMOS Ni et N 2 reçoivent une horloge de commande d'égalisation de ligne de bits OEQ qui est engendrée à partir d'un sélecteur de puce (non représenté à la Fig 3) D'autre part, le transistor PMOS P 3 est relié respectivement par sa source et par son drain aux lignes de bits BL et BL et une autre horloge de commande d'égalisation de ligne de bits OEQ est
appliquée à sa grille.
L'élément de cellule de mémoire 20 comprend deux transistors NMOS N 4 et N 5 dont les sources sont reliées à des condensateurs Ci et C 2 pour mémoriser des données de cellule, les drains sont reliés aux lignes de bits BL et BL et les grilles sont reliés à des lignes de mots W Ln et W Ln+l, respectivement Les lignes de bits BL et BL sont également reliées à l'amplificateur de
détection 30.
Les Fig 4 (A) à (E) représentent les formes d'ondes opérationnelles du dispositif semi-conducteur de mémoire représenté à la Fig 3 En fonctionnement, lorsqu'un signal RAS représenté à la Fig 4 (A) est dans un état de niveau bas, chacune des horloges OEQ et OEQ de commande d'égalisation de bits de niveau bas et de niveau haut représentées à la Fig 4 (B) et à la Fig. 4 (C) est appliquée à chaque grille des transistors NMOS
Ni et N 2 et du transistor PMOS P 3, respectivement.
Ainsi, les transistors NMOS Ni et N 2 et le transistor PMOS P 3 sont mis hors fonction, ce qui empêche les lignes de bits BL et BL de se charger et de s'égaliser à
la tension de charge préalable VBL.
Dans ce cas, l'une ou l'autre des lignes de mots W Ln et W Ln+l passe à un état de niveau haut qui est synchrone avec le signal RAS, en mettant ainsi en fonction un des deux transistors NMOS N 4 et N 5 de l'élément de cellule de mémoire 20 En d'autres termes, le transistor NMOS N 4 est mis en fonction pour l'état de niveau haut de la ligne de mots W Ln Ainsi, le potentiel de la ligne de bits BL est parvenu à une tension d'alimentation Vcc au moyen des données mémorisées dans le condensateur Cl alors que le potentiel de l'autre ligne de bits BL est le potentiel
de la masse Vss.
La Fig 4 (E) représente l'état des lignes de bits
BL et EL à amplifier par l'amplificateur de détection 30.
Puis, le signal RAS passe à un état de niveau haut du cycle non activé tel quereprésenté à la Fig 4 (A) et le sélecteur de puce fournit, comme représenté à la Fig 4 (B) et à la Fig 4 (C) des horloges de commande OEQ et OEQ d'égalisation de ligne de bits de niveau
haut et de niveau bas selon le signal RAS.
Dans ce cas, les lignes de mots W Ln et W Ln+l passent à un état de niveau bas plus rapidement que les horloges de commande d'égalisation de lignes de bits OEQ et OEQ qui sont synchrones avec le signal RAS comme représenté à la Fig 4 (D), de sorte que les transistors NMOS N 4 et N 5 de l'élément de cellule de mémoire 20 sont bloqués Ensuite, les transistors NMOS et PMOS Ni, N 2 et P 3 de l'égalisateur 10 de lignes de bits sont rendus passants selon les horloges de commande d'égalisation de lignes de bits OEQ et OEQ de sorte que les lignes de bits BL et BL sont chargées au préalable et égalisées à la tension de charge préalable
de ligne de bits VBL comme représenté à la Fig 4 (E).
En général, le coefficient d'ionisation d'un électron est environ dix fois plus grand que celui d'un trou, de sorte que le courant de substrat d'un transistor PMOS peut être réduit à un dixième de celui d'un transistor NMOS en utilisant un trou comme porteur Le courant de substrat peut ainsi être considérablement réduit puisque les lignes de bits BL et BL sont égalisées à la tension de charge préalable
de ligne de bits VBL par le transistor PMOS P 3.
La Fig 5 représente un autre mode de réalisation préféré du dispositif semi-conducteur de mémoire selon
la présente invention A la Fig 5, le dispositif semi-
conducteur de mémoire comprend, comme à la Fig 3, un égalisateur 10 de lignes de bits, une cellule de mémoire 20, et un amplificateur de détection 30 Mais l'égalisateur 10 de lignes de bits comprend deux transistors PMOS Pl et P 2 pour charger au préalable des lignes de bits BL et BL à la tension de charge préalable VBL et un transistor égalisateur P 3 pour égaliser les lignes de bits chargées au préalable BL et BL qui sont rendus -passants selon une horloge de commande d'égalisation de ligne de bits OEQ Les Fig. 6 (A) à 6 (D) représentent les formes d'ondes opérationnelles du dispositif semi- conducteur de
mémoire représenté à la Fig 5.
Comme mentionné précédemment, selon la présente invention, le courant de substrat engendré dans le fonctionnement de l'égalisateur de lignes de bits peut être réduit en utilisant, pour maintenir les lignes de bits au même potentiel avant le fonctionnement de l'amplificateur de détection, des transistors PMOS dont le coefficient d'ionisation est inférieur à celui de transistors NMOS puisque le porteur est un trou En outre, selon la présente invention, la tension de substrat peut être stabilisée en réduisant le courant de substrat dans le fonctionnement de l'égalisateur de
lignes de bits.
L'invention n'est en aucune manière limitée aux modes de réalisation décrits plus haut Diverses variantes aux modes de réalisation décrits ainsi que d'autres modes de réalisation de l'invention apparaîtront à l'homme de l'art en se référant à la
description de l'invention.
Claims (2)
1 Dispositif semi-conducteur de mémoire
comprenant une pluralité de cellules de mémoire ( 20), une plu-
ralité d'amplificateurs de détection ( 30) et une pluralité d' égalisateurs ( 10) de lignes de bits, caractérisé en ce que chacun desdits égalisateurs ( 10) de lignes de bits comprend un transistor du type semi-conducteur à oxyde métallique à canal P ou PMOS (P 3), destiné à servir de moyen égalisateur de lignes de bits, dont la source et le drain sont respectivement reliés à une paire de lignes de bits (BL, l L) de telle manière que la source soit reliée à une ligne de bits (BL) et le drain soit relié à l'autre ligne de bits (EL), et dont la grille reçoit l'horloge de commande d'égalisation de ligne de
bits (OEQ).
2 Dispositif selon la revendication 1, caractérisé en ce que chacun desdits égalisateurs ( 10) de lignes de bits comprend des transistors PMOS (Pl, P 2) destinés à servir de moyens decharge préalable de lignes de bits pour maintenir lesdites lignes de bits (BL, EL) à une tension de charge préalable de lignes de
bits VBL.
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