FR2664742A1 - SEMICONDUCTOR DEVICE FOR DYNAMIC VIVE MEMORY AND MANUFACTURING METHOD THEREOF. - Google Patents
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Abstract
L'invention concerne un condensateur du type empilage-sillon combiné d'une mémoire vive dynamique. Le condensateur du type empilage-sillon combiné comporte un substrat (100), un transistor, un sillon (10a, 10b), une couche conductrice (13) servant de première électrode du condensateur et une couche de blocage de diffusion (12) disposée entre le substrat (100) et la couche conductrice (13) formée sur la surface du sillon (10a, 10b). Grâce à la structure du condensateur, un phénomène de pénétration qui apparaîtrait autrement entre les sillons et des erreurs possibles résultant des particules alpha peuvent être empêchés.The invention relates to a capacitor of the combined stack-groove type of a dynamic random access memory. The combined stack-groove type capacitor has a substrate (100), a transistor, a groove (10a, 10b), a conductive layer (13) serving as the first electrode of the capacitor, and a diffusion blocking layer (12) disposed between the substrate (100) and the conductive layer (13) formed on the surface of the groove (10a, 10b). Through the structure of the capacitor, a penetration phenomenon that would otherwise appear between the grooves and possible errors resulting from alpha particles can be prevented.
Description
La présente invention se rapporte à un dispositif à semi-conducteur et unThe present invention relates to a semiconductor device and a
procédé de fabrication de celui-ci, et plus particulièrement à un dispositif à semi-conducteur dans lequel les caractéristiques électriques d'un condensateur du type empilage-sillon combiné sont améliorées, et à un method of manufacturing the latter, and more particularly to a semiconductor device in which the electrical characteristics of a combined stack-groove type capacitor are improved, and to a
procédé spécialement adapté à sa fabrication. process specially adapted to its manufacture.
Des dispositifs de mémoire de grande capacité ont été développés récemment avec le progrès d'un Large-capacity memory devices have been developed recently with the progress of a
procédé de fabrication d'un dispositif à semi- process for manufacturing a semi-automatic device
conducteur et l'extension du champ d'application d'un dispositif de mémoire Plus spécialement, en formant, une cellule de mémoire individuelle ayant un seul condensateur et un seul transistor, un progrès considérable qui est favorable à l'augmentation de la densité d'intégration a été réalisé dans les mémoires conductor and the extension of the field of application of a memory device More especially, by forming an individual memory cell having a single capacitor and a single transistor, a considerable progress which is favorable to the increase in the density of has been remembered
vives dynamiques (DRAM).live dynamics (DRAM).
En fonction de la structure de cellule de mémoire destinée à augmenter la densité d'intégration, la mémoire vive dynamique est développée à partir d'une structure de cellule de condensateur de type plan conventionnelle pour aboutir à des structures de cellule de condensateur de type empilage et de type sillon tridimensionnelles, utilisées pour des mémoires vives dynamiques de 4 mégabits, mais il y a de sérieux désavantages à les adapter à des mémoires vives dynamiques de 16 mégabits De plus, un problème de recouvrement apparaît dans la cellule de condensateur de type empilage du fait de la structure du condensateur empilé sur le transistor D'autre part, un problème de courant de fuite entre les sillons apparait dans la cellule de condensateur du type sillon au cours du travail de réduction d'échelle, de telle sorte que l'application est difficile à des mémoires vives Depending on the memory cell structure intended to increase the integration density, the dynamic random access memory is developed from a conventional planar type capacitor cell structure to result in stacking type capacitor cell structures. and of the three-dimensional groove type, used for dynamic random access memories of 4 megabits, but there are serious disadvantages in adapting them to dynamic dynamic memories of 16 megabits In addition, a problem of overlap appears in the stacking type capacitor cell due to the structure of the capacitor stacked on the transistor On the other hand, a problem of leakage current between the furrows appears in the furrow-type capacitor cell during the downscaling work, so that the application is hard to RAM
dynamiques de 64 mégabits.dynamic of 64 megabits.
Par conséquent, un condensateur du type empilage-sillon combiné, en tant que nouveau condensateur tridimensionnel, est proposé pour résoudre les problèmes mentionnés ci-dessus dans les mémoires vives dynamiques de grande capacité Le processus de fabrication conventionnel pour le condensateur du type empilage-sillon combiné est illustré sur les figures l A Therefore, a combined stack-furrow type capacitor, as a new three-dimensional capacitor, is proposed to solve the above-mentioned problems in high capacity dynamic random access memories. The conventional manufacturing process for the stack-furrow type capacitor. handset is illustrated in Figures l A
à 1 D, et va être décrit en détail ci-dessous. to 1 D, and will be described in detail below.
La figure l A illustre un processus de Figure l A illustrates a process of
formation d'un transistor sur un substrat semi- formation of a transistor on a semi-substrate
conducteur ( 100), dans lequel une zone active 'est définie en faisant croître une couche d'oxyde de champ ( 101) sur le substrat semiconducteur ( 100) Une électrode de grille ( 1), une zone de source ( 2) et une zone de drain ( 3) d'un transistor, qui est un élément de cellule de mémoire, sont formées sur la zone active, et une première zone conductrice ( 4), par exemple une première couche de silicium polycristallin dopé avec des impuretés, est formée sur une partie prédéterminée de la couche d'oxyde de champ ( 101) de telle sorte qu'elle est reliée à une électrode de grille d'une cellule de mémoire disposée de manière adjacente à la couche d'oxyde de champ Une première couche isolante ( 5), par exemple une couche d'oxyde à température élevée (HTO) ayant une épaisseur de environ 1500 A à 4000 A, est formée sur toute la surface de la structure conductor (100), in which an active area 'is defined by growing a field oxide layer (101) on the semiconductor substrate (100) A gate electrode (1), a source area (2) and a drain area (3) of a transistor, which is a memory cell element, are formed on the active area, and a first conductive area (4), for example a first layer of polycrystalline silicon doped with impurities, is formed on a predetermined part of the field oxide layer (101) so that it is connected to a grid electrode of a memory cell disposed adjacent to the field oxide layer A first layer insulator (5), for example a layer of high temperature oxide (HTO) having a thickness of about 1500 A to 4000 A, is formed over the entire surface of the structure
mentionnée ci-dessus.mentioned above.
La figure 1 B illustre un processus de formation d'une ouverture ( 6), dans lequel un motif de photoréserve (PR) est formé sur la première couche isolante ( 5) grâce aux étapes de dépôt de photoréserve, d'exposition de masque et de développement, et ensuite, l'ouverture ( 6) est formée de façon à exposer une partie de la zone de source ( 2) en gravant la première couche isolante ( 5) en utilisant le motif de Figure 1B illustrates a process of forming an opening (6), in which a photoresist (PR) pattern is formed on the first insulating layer (5) through the steps of photoresist deposition, mask exposure and development, and then the opening (6) is formed to expose a portion of the source area (2) by etching the first insulating layer (5) using the pattern of
photoréserve (PR).photoresist (PR).
La figure 1 C illustre un processus de formation d'un sillon ( 10) Si l'on se réfère à la figure l C, après que le motif de photoréserve ait été enlevé, le sillon est formé en gravant le substrat à l'aide d'un processus de gravure anisotrope La première couche isolante ( 5) est utilisée ici comme masque. La figure l D illustre un processus de formation d'une deuxième couche conductrice ( 13) servant de première électrode du condensateur, dans lequel la deuxième couche conductrice ( 13) est réalisée en formant une deuxième couche de silicium polycristallin ayant une épaisseur de environ 500 k à, 4000 A à la fois sur l'intérieur du sillon et la première couche isolante ( 5) au moyen d'un dispositif de dépôt de vapeur chimique à basse pression (LPCVD) et en y implantant ensuite des impuretés A ce moment là, les impuretés implantées dans la deuxième couche de silicium polycristallin diffusent dans le substrat autour du sillon ( 10), au cours du processus de recuit, Figure 1 C illustrates a process of forming a groove (10) Referring to Figure l C, after the photoresist pattern has been removed, the groove is formed by etching the substrate using of an anisotropic etching process The first insulating layer (5) is used here as a mask. Figure l D illustrates a process for forming a second conductive layer (13) serving as the first electrode of the capacitor, in which the second conductive layer (13) is formed by forming a second layer of polycrystalline silicon having a thickness of about 500 k to, 4000 A both on the inside of the groove and the first insulating layer (5) by means of a low pressure chemical vapor deposition device (LPCVD) and then implanting impurities therein At that time , the impurities implanted in the second layer of polycrystalline silicon diffuse in the substrate around the groove (10), during the annealing process,
formant ainsi une zone de diffusion d'impuretés ( 14). thus forming an impurity diffusion zone (14).
Après que le processus illustré sur la figure ID ait été réalisé, un premier motif d'électrode du condensateur est réalisé en gravant la deuxième couche conductrice, et un film diélectrique est formé pour recouvrir la surface du premier motif d'électrode, et une troisième couche conductrice servant de deuxième électrode du condensateur est formée sur le film diélectrique, la formation du condensateur du type empilage-sillon combiné conventionnel étant alors terminée. Dans un procédé de fabrication pour le condensateur du type empilage- sillon combiné conventionnel décrit ci-dessus, du fait que la deuxième couche conductrice utilisée comme première électrode du condensateur est formée par le processus de recuit après implantation des impuretés dans la couche polycristalline, la zone de diffusion d'impureté est formée autour du sillon Par conséquent, un phénomène de pénétration apparaît entre les sillons du fait de la zone de diffusion d'impureté et une zone d'appauvrissement est formée dans la zone entre les sillons o la pénétration apparaît Il en résulte que After the process illustrated in Figure ID has been carried out, a first electrode pattern of the capacitor is produced by etching the second conductive layer, and a dielectric film is formed to cover the surface of the first electrode pattern, and a third the conductive layer serving as the second electrode of the capacitor is formed on the dielectric film, the formation of the conventional combined stacking-groove type capacitor being then completed. In a manufacturing process for the conventional combined stacking-groove type capacitor described above, since the second conductive layer used as the first electrode of the capacitor is formed by the annealing process after implantation of the impurities in the polycrystalline layer, the impurity diffusion zone is formed around the groove Consequently, a phenomenon of penetration appears between the grooves due to the impurity diffusion zone and a depletion zone is formed in the zone between the grooves where penetration occurs It follows that
la tension de claquage entre dispositifs est abaissée. the breakdown voltage between devices is lowered.
C'est donc un objet de la présente invention que de fournir un condensateur ayant une structure du type empilage-sillon combinée, dans lequel, dans le but de résoudre les problèmes décrits ci-dessus des techniques conventionnelles, une couche d'oxyde est formée sur la surface d'un sillon, empêchant ainsi les apparitions du phénomène de pénétration entre les sillons et des erreurs dues à des particules alpha dans It is therefore an object of the present invention to provide a capacitor having a structure of the combined stacking-groove type, in which, in order to solve the problems described above of conventional techniques, an oxide layer is formed on the surface of a groove, thus preventing the appearance of the phenomenon of penetration between the grooves and of errors due to alpha particles in
une zone d'appauvrissement.an impoverishment zone.
C'est un autre objet de la présente invention que de fournir un procédé destiné à fabriquer de manière efficace le condensateur ayant la structure It is another object of the present invention to provide a method for efficiently manufacturing the capacitor having the structure
décrite ci-dessus.described above.
Afin de réaliser les objets mentionnés ci- In order to achieve the objects mentioned above
dessus, le condensateur du type empilage-sillon combiné selon la présente invention comporte: une couche d'oxyde de champ formée de manière sélective sur un premier substrat semi-conducteur du type conducteur afin de définir une zone active; une électrode de grille électriquement isolée sur la zone active; une zone de source et une zone de drain formées sur des côtés respectifs de l'électrode de grille dans la surface du substrat semi-conducteur; une première couche conductrice formée afin de relier une électrode de grille d'une cellule de mémoire adjacente à une partie quelconque prédéterminée de la couche d'oxyde de champ; un sillon formé à l'intérieur de la zone de source dans le substrat semi-conducteur; une première couche isolante destinée à isoler l'électrode de grille et la première couche conductrice; une deuxième couche conductrice formée sur la surface à la fois du sillon et de la première couche isolante; et une couche de above, the combined stack-groove type capacitor according to the present invention comprises: a field oxide layer selectively formed on a first semiconductor substrate of the conductive type in order to define an active area; an electrically insulated gate electrode on the active area; a source area and a drain area formed on respective sides of the gate electrode in the surface of the semiconductor substrate; a first conductive layer formed to connect a gate electrode of a memory cell adjacent to any predetermined portion of the field oxide layer; a groove formed within the source region in the semiconductor substrate; a first insulating layer for isolating the gate electrode and the first conductive layer; a second conductive layer formed on the surface of both the groove and the first insulating layer; and a layer of
blocage de diffusion prévue entre le substrat semi- diffusion blocking planned between the semi-substrate
conducteur et la deuxième couche conductrice formée sur conductive and the second conductive layer formed on
la surface du sillon.the surface of the groove.
Un procédé de fabrication d'un condensateur ayant la structure mentionnée ci-dessus selon la présente invention comprend: un premier processus de définition d'une zone active en faisant croître une A method of manufacturing a capacitor having the structure mentioned above according to the present invention comprises: a first process of defining an active area by growing a
couche d'oxyde de champ sur un premier substrat semi- field oxide layer on a first semi-substrate
conducteur du type conducteur; un deuxième processus de formation d'une électrode de grille, d'une zone de source et d'une zone de drain d'un transistor qui est un élément d'une cellule de mémoire sur la zone active, de formation d'une première couche conductrice sur une partie quelconque prédéterminée de la couche d'oxyde de champ, et de formation d'une première couche isolante sur la structure résultante obtenue ci- dessus; un troisième processus de formation d'un premier sillon en appliquant un masque sur la première couche isolante disposée sur la zone de source; un quatrième processus de formation d'une couche de nitrure sur la structure obtenue après réalisation du troisième processus; un cinquième processus destiné à laisser la couche de nitrure sur les parois intérieures du premier sillon; un sixième processus de formation d'un deuxième sillon à relier au premier sillon; un septième processus de formation d'une couche de blocage de diffusion après réalisation du sixième processus; un huitième processus d'enlèvement de la couche de nitrure formée sur les parois intérieures du premier sillon; et un neuvième processus de formation d'une couche conductrice sur la conductor of the conductor type; a second process of forming a gate electrode, a source area and a drain area of a transistor which is an element of a memory cell on the active area, of forming a first conductive layer on any predetermined part of the field oxide layer, and forming a first insulating layer on the resulting structure obtained above; a third process of forming a first groove by applying a mask on the first insulating layer disposed on the source area; a fourth process for forming a nitride layer on the structure obtained after carrying out the third process; a fifth process for leaving the nitride layer on the interior walls of the first groove; a sixth process of forming a second groove to be connected to the first groove; a seventh process of forming a diffusion blocking layer after completion of the sixth process; an eighth process of removing the nitride layer formed on the interior walls of the first groove; and a ninth process of forming a conductive layer on the
structure obtenue en réalisant le huitième processus. structure obtained by carrying out the eighth process.
La présente invention va être décrite en se référant aux dessins, dans lesquels Les figures l A à l D représentent les processus de fabrication du condensateur du type empilage-sillon combiné conventionnel; La figure 2 est une vue en coupe du condensateur du type empilage-sillon combiné selon la présente invention; et Les figures 3 A à 3 I représentent une forme de réalisation des processus de fabrication du condensateur du type empilage-sillon combiné selon la The present invention will be described with reference to the drawings, in which Figures l A to l D show the manufacturing processes of the conventional combined stack-groove type capacitor; Figure 2 is a sectional view of the combined stack-furrow type capacitor according to the present invention; and FIGS. 3 A to 3 I represent an embodiment of the manufacturing processes of the combined stack-groove type capacitor according to the
présente invention.present invention.
Le condensateur du type empilage-sillon combiné selon la présente invention, comme cela est représenté sur la figure 2, possède une partie d'une structure du type empilage-sillon combinée d'une manière telle qu'il comporte: une couche d'oxyde de champ ( 101) formée de manière sélective sur un premier substrat semi-conducteur du type conducteur ( 100) afin de définir une zone active; une électrode de grille ( 1) formée de façon à être électriquement isolée sur la zone active; une zone de source ( 2) et une zone de drain ( 3) formées sur des côtés respectifs de l'électrode de grille ( 1) dans la surface du substrat semi-conducteur; une première couche conductrice ( 4) formée sur une partie quelconque prédéterminée de la couche d'oxyde de champ ( 101) de telle sorte qu'elle est reliée à une électrode de grille d'une cellule de mémoire disposée de façon adjacente à la couche d'oxyde de champ; des sillons (l Oa) et (lob) formés à l'intérieur de la zone de source ( 2) dans le substrat semi- conducteur ( 100); une première couche isolante ( 5) formée sur l'électrode de grille ( 1) et la première couche conductrice ( 4); une couche de blocage de diffusion ( 12) formée sur la surface à la fois du sillon relié au substrat semi-conducteur ( 100) et de la première couche isolante ( 5); et une deuxième couche conductrice ( 13) formée sur la couche de blocage de The combined stack-furrow type capacitor according to the present invention, as shown in FIG. 2, has part of a stack-furrow type structure combined in such a way that it comprises: an oxide layer field (101) selectively formed on a first semiconductor substrate of the conductive type (100) to define an active area; a gate electrode (1) formed so as to be electrically insulated on the active area; a source region (2) and a drain region (3) formed on respective sides of the gate electrode (1) in the surface of the semiconductor substrate; a first conductive layer (4) formed on any predetermined portion of the field oxide layer (101) so that it is connected to a gate electrode of a memory cell disposed adjacent to the layer field oxide; grooves (1 Oa) and (lob) formed inside the source zone (2) in the semiconductor substrate (100); a first insulating layer (5) formed on the gate electrode (1) and the first conductive layer (4); a diffusion blocking layer (12) formed on the surface of both the groove connected to the semiconductor substrate (100) and the first insulating layer (5); and a second conductive layer (13) formed on the barrier blocking layer
diffusion ( 12) et sur le côté de la zone de source ( 2). diffusion (12) and on the side of the source zone (2).
Les figures 3 A à 3 I sont des vues en coupe représentant une forme de réalisation du procédé de fabrication du condensateur du type empilage-sillon Figures 3 A to 3 I are sectional views showing an embodiment of the method of manufacturing the stack-groove type capacitor
combiné selon la présente invention. combined according to the present invention.
La figure 3 A représente un procédé de Figure 3A shows a method of
formation d'un transistor sur un substrat semi- formation of a transistor on a semi-substrate
conducteur ( 100), dans lequel une zone active est définie en faisant croître une couche d'oxyde de champ ( 101) sur un premier substrat semi-conducteur du type conductor (100), in which an active zone is defined by growing a field oxide layer (101) on a first semiconductor substrate of the type
conducteur ( 100) au moyen d'une oxydation sélective. conductor (100) by means of selective oxidation.
Une couche d'oxyde de grille ( 1), ayant une épaisseur de environ I Oo A à 200 A, est formée sur la zone active, et une première couche conductrice, par exemple une première couche de silicium polycristallin dopé avec des impuretés, est formée de façon à servir d'électrode de grille ( 1) d'un transistor sur la couche d'oxyde de grille, et dans le même temps, une première zone conductrice ( 4), par exemple une première couche de silicium polycristallin dopé avec des impuretés, est formée sur une partie prédéterminée de la couche d'oxyde de champ ( 101) de façon à être reliée à une électrode de grille d'une cellule de mémoire adjacente à la couche d'oxyde de champ Et une zone de source ( 2) et une zone de drain ( 3) sont formées par implantation ionique dans la surface du substrat semi-conducteur des deux côtés de l'électrode de grille ( 1), et une première couche isolante ( 5), par exemple une couche d'oxyde à température élevée (HTO) ayant une épaisseur de environ 1500 k -à 4000 k, est formée sur toute la A gate oxide layer (1), having a thickness of about I Oo A to 200 A, is formed on the active area, and a first conductive layer, for example a first layer of polycrystalline silicon doped with impurities, is formed so as to serve as a gate electrode (1) of a transistor on the gate oxide layer, and at the same time, a first conductive region (4), for example a first layer of polycrystalline silicon doped with impurities, is formed on a predetermined part of the field oxide layer (101) so as to be connected to a gate electrode of a memory cell adjacent to the field oxide layer And a source area (2) and a drain zone (3) are formed by ion implantation in the surface of the semiconductor substrate on both sides of the gate electrode (1), and a first insulating layer (5), for example a layer high temperature oxide (HTO) having a thick ssor from about 1500 k - to 4000 k, is formed over the entire
surface de la structure mentionnée ci-dessus. surface of the structure mentioned above.
La figure 3 B illustre le processus de formation d'une ouverture ( 6), dans lequel un motif de photoréserve (PR) est formé sur la première couche isolante ( 5) grâce aux étapes de dépôt de photoréserve, d'exposition de masque et de développement, et ensuite, l'ouverture ( 6) est formée en gravant la première couche isolante ( 5) en utilisant le motif de photoréserve (PR), exposant ainsi une partie de la zone Figure 3B illustrates the process of forming an opening (6), in which a photoresist (PR) pattern is formed on the first insulating layer (5) through the steps of photoresist deposition, mask exposure and development, and then the opening (6) is formed by etching the first insulating layer (5) using the photoresist (PR) pattern, thereby exposing part of the area
de source ( 2).source (2).
La figure 3 C illustre le processus de formation d'un premier sillon ( 1 Oa), dans lequel, après que le motif de photoréserve ait été enlevé, le sillon est formé par gravure anisotrope du substrat jusqu'à la profondeur de la zone de source ( 2) en utilisant la Figure 3C illustrates the process of forming a first groove (1 Oa), in which, after the photoresist pattern has been removed, the groove is formed by anisotropic etching of the substrate to the depth of the area of source (2) using the
première couche isolante ( 5) comme un masque. first insulating layer (5) like a mask.
La figure 3 D illustre le processus, de formation d'une couche de nitrure, dans lequel la couche de nitrure ( 11) ayant une épaisseur de environ k à 200 K, est formée au moyen d'un dispositif de dépôt de vapeur chimique à basse pression (LPCVD) sur la structure obtenue à l'aide du processus de la figure 3 C. La figure 3 E illustre le processus destiné à laisser la couche de nitrure ( 11) uniquement sur les parois du premier sillon (la) Lorsque la couche de nitrure est totalement gravée au moyen du processus de gravure anisotrope, la couche de nitrure ( 11) est laissée uniquement sur les parois du premier sillon ( 1 Oa), c'est à dire sur les parois latérales de la zone de source exposée comme cela est représenté sur la figure 3 E, et la couche de nitrure formée sur l'autre zone est enlevée Par conséquent, la couche de nitrure sur la partie de fond du premier sillon (l Oa) est également enlevée de telle sorte que le substrat est Figure 3D illustrates the process of forming a nitride layer, in which the nitride layer (11) having a thickness of about k to 200 K, is formed by means of a chemical vapor deposition device at low pressure (LPCVD) on the structure obtained using the process of Figure 3 C. Figure 3 E illustrates the process to leave the nitride layer (11) only on the walls of the first groove (la) When the nitride layer is completely etched using the anisotropic etching process, the nitride layer (11) is left only on the walls of the first groove (1 Oa), i.e. on the side walls of the exposed source area as shown in Figure 3 E, and the nitride layer formed on the other area is removed Therefore, the nitride layer on the bottom part of the first groove (l Oa) is also removed so that the substrate is
exposé.exposed.
La figure 3 F illustre le processus de formation d'un deuxième sillon (lob) relié au premier sillon ( 1 Oa) Le deuxième sillon (lob) ayant une profondeur prédéterminée de environ 1 m à 3 m est formé dans le substrat semi-conducteur ( 100), dans lequel le premier sillon (loa) est formé, de façon à ce que la deuxième sillon (lob) soit relié au premier sillon ( 10 a) A ce moment là, la couche de nitrure ( 11) formée Figure 3F illustrates the process of forming a second groove (lob) connected to the first groove (1 Oa) The second groove (lob) having a predetermined depth of about 1 m to 3 m is formed in the semiconductor substrate (100), in which the first groove (loa) is formed, so that the second groove (lob) is connected to the first groove (10 a) At this time, the nitride layer (11) formed
sur les parois du premier sillon est conservée. on the walls of the first groove is preserved.
La figure 3 G illustre le processus de formation d'une couche de blocage de diffusion ( 12) après que le processus représenté sur la figure 3 F ait été réalisé La couche de blocage de diffusion ( 12), par exemple une couche d'oxyde ayant une épaisseur de environ 50 k à 500 k, croît thermiquement Ici, du fait que la couche de nitrure ( 11) formée sur les parois du premier sillon empêche la croissance thermique de la couche d'oxyde sur la couche de nitrure, la couche d'oxyde ( 12) croit uniquement sur la surface du deuxième sillon (l Ob) et de la première couche isolante ( 5). La figure 3 H illustre le processus d'enlèvement de la couche de nitrure formée sur les parois du premier sillon, dans lequel la couche de nitrure formée sur les parois intérieures du premier sillon est enlevée sélectivement par un procédé de gravure humide, exposant ainsi les parois du premier sillon, c'est à dire les parois latérales de la zone de Figure 3G illustrates the process of forming a diffusion blocking layer (12) after the process shown in Figure 3F has been completed The diffusion blocking layer (12), e.g. an oxide layer having a thickness of about 50 k to 500 k, increases thermally Here, because the nitride layer (11) formed on the walls of the first groove prevents the thermal growth of the oxide layer on the nitride layer, the layer oxide (12) grows only on the surface of the second groove (l Ob) and the first insulating layer (5). Figure 3H illustrates the process of removing the nitride layer formed on the walls of the first groove, in which the nitride layer formed on the inner walls of the first groove is selectively removed by a wet etching process, thereby exposing the walls of the first groove, i.e. the side walls of the
source exposée ( 2).exposed source (2).
La figure 3 I illustre le processus de formation d'une deuxième couche conductrice ( 13) servant de première électrode du condensateur Comme cela est représenté, la couche ( 13) est prévue en formant une deuxième couche de silicium polycristallin ayant une épaisseur de environ 1000 k à 2000 k et en y Figure 3 I illustrates the process of forming a second conductive layer (13) serving as the first electrode of the capacitor As shown, the layer (13) is provided by forming a second layer of polycrystalline silicon having a thickness of about 1000 k to 2000 k and in y
implantant ensuite des impuretés Dans le processus ci- then implanting impurities In the above process
dessus, la deuxième couche conductrice ( 13) recouvre également et est reliée à la paroi latérale de la zone de source ( 2) de laquelle la couche de nitrure est enlevée. Après le processus illustré sur la figure 3 I, le condensateur du type empilage-sillon combiné est terminé en formant ensuite un film diélectrique et une troisième couche conductrice qui sert de deuxième above, the second conductive layer (13) also covers and is connected to the side wall of the source region (2) from which the nitride layer is removed. After the process illustrated in FIG. 3 I, the combined groove-stack type capacitor is finished, then forming a dielectric film and a third conductive layer which serves as the second
électrode de condensateur.capacitor electrode.
Avec la structure de condensateur selon la présente invention, il est possible qu'une zone de diffusion d'impureté formée autour du sillon conventionnel puisse être bloquée en formant une couche de blocage de diffusion sur la surface du sillon formé dans le substrat semi-conducteur, le phénomène de pénétration apparaissant entre les sillons et des erreurs résultant des particules alpha pouvant ainsi être empêchés Par conséquent, la fiabilité et les caractéristiques électriques du condensateur sont améliorées De plus, du fait que la couche de blocage, de diffusion n'est pas formée dans la zone de source o le sillon est formé, la zone de source et la deuxième couche conductrice deviennent partiellement reliées l'une à l'autre lorsque la deuxième couche conductrice est formée, permettant ainsi à la deuxième couche conductrice de servir de première électrode du With the capacitor structure according to the present invention, it is possible that an impurity diffusion zone formed around the conventional groove can be blocked by forming a diffusion blocking layer on the surface of the groove formed in the semiconductor substrate. , the phenomenon of penetration appearing between the grooves and errors resulting from the alpha particles which can thus be prevented Consequently, the reliability and the electrical characteristics of the capacitor are improved In addition, because the blocking, diffusion layer is not formed in the source area where the groove is formed, the source area and the second conductive layer become partially connected to each other when the second conductive layer is formed, thereby allowing the second conductive layer to serve as the first electrode of
condensateur.capacitor.
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