FR2654881A1

FR2654881A1 - Reseau logique programmable en technologie cmos.

Info

Publication number: FR2654881A1
Application number: FR8915846A
Authority: FR
Inventors: Chaisemartin Philippe
Original assignee: SGS Thomson Microelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1989-11-23
Filing date: 1989-11-23
Publication date: 1991-05-24
Anticipated expiration: 2009-11-23
Also published as: FR2654881B1

Abstract

La présente invention concerne un PLA constitué de paires de cellules munies de moyens de précharge et de mémorisation. Chaque cellule comprend, entre une ligne de résultat (LMj ; LSi ) et la masse, des transistors d'entrée en parallèle (MN1) en série avec un deuxième transistor (MN2). Les lignes de résultat sont reliées à l'alimentation par un troisième transistor (MP3) et à l'entrée d'un inverseur (INV1) par un quatrième transistor (MN11). La sortie de l'inverseur est reliée aux grilles de cinquième (MP12) et sixième (MN13) transistors. Le cinquième transistor (MP12) est connecté entre l'alimentation (VDD) et l'entrée de l'inverseur; le sixième transistor (MN13) est relié à l'entrée de l'inverseur et à la masse par un septième transistor (MN14); la première phase (phi1) d'horloge est appliquée au septième transistor de la cellule d'entrée et aux deuxième et quatrième transistors de la cellule de sortie, et son complément au troisième transistor de la cellule d'entrée; et la seconde phase d'horloge (phi2) est appliquée au deuxième et quatrième transistors de la cellule d'entrée et au septième transistor de la cellule de sortie et son complément au troisième transistor de la cellule de sortie.

Description

La présente invention concerna la réalisation de réseaux logiques programmables, couramment appelés dans la technique PLA (abréviation des termes anglo-saxons Programmable Logic
Array). Elle concerne plus particulièrement les réseaux logiques programmables avec étage intermédiaire de mémorisation.

Un réseau logique programmable, tel qu'illustré en figure 1, est un circuit fournissant des signaux logiques de sortie qui sont, de façon déterminée, la somme de produits d'entrées logiques.

Un PLA oouprend deux étages de matrices de croisement.

A chaque croisement, il existe ou non un transistor dont l'état dépend des signaux d'entrée.

Le premier étage (étage d'entrée ou étage ET) comprend en rangée des lignes d'entrée Ii (Il-I4) et en colonne des lignes de monômes ou lignes de résultats partiels IMj (LM1-LM4). Cet étage comprend des points de croisement Aij (AI l-A44).

Les lignes de monômes LMj sont chacune connectée au deuxième étage par l'intermédiaire d'amplificateurs, couramment réalisés sous forme d'inverseurs INV1 et INV2.

Le deuxième étage (étage de sortie ou étage OU) comprend en colonnes les lignes de monômes provenant du premier étage et en rangées des lignes de sortie LSi (LS1-IS4). Ces lignes se croisent en des points Oij (011-044). les sorties sont disponibles sur des bornes Si (S1-S4) reliées aux lignes Isi par des amplificateurs intermédiaires (ici des inverseurs INV3).

Il est éventuellement prévu des mayens de memorisation temporaires (latch) représentés dans la figure par des carrés à la sortie des étages d'entrée et de sortie.

La figure 2 représente un exemple de réalisation de cellule élémentaire de PLA en technologie CMOS dans le cas où il n'est pas prévu de mémorisation intermédiaire. les signaux d'entrée I1 à I4 arrivent sur des transistors MOS à canal N MNl1,
MNl2...MNl4. Ces transistors MNl sont montés en parallèle entre une ligne de monômes, ici LMI, et une liaison commune reliée par l'intermédiaire d'un transistor MOS à canal N MN2 vers la masse.

La ligne de monômes LM1 est reliée à la tension d'alimentation
VDD par l'intermédiaire d'un transistor MD6 à canal P MP3. les grilles des transistors MN2 et MP3 reçoivent un signal de précharge PRCH. La ligne IMi est reliée par l'intermédiaire de l'inverseur INV1 (voir figure 1) et de l'inverseur INV2 au deuxième étage du PLA. La sortie de l'inverseur INVl est reliée à la grille d'un transistor MOS à canal P de maintien MP4, lui-même connecté entre la tension VDD et l'entrée de cet inverseur.La cellule correspondante de l'étage de sortie, reliée à la sortie de l'inverseur INV2, sera identique à la cellule ci-dessus décrite, sauf que, sur l'entrée, oe seront des transistors d'une même ligne et plus d'une même oolonne qui seront reliés en parallèle.

le fonctionnement de cette cellule est le suivant.

Dans une première phase, on applique un signal de précharge à bas niveau aux grilles des transistors MN2 et MP3 ce qui bloque le transistor MN2 et rend passant le transistor MP3, mettant la ligne de monômes LM1 à haut niveau. le transistor MP4 confirme l'étant de la ligne de monômes.

Dans une deuxième phase, le signal de précharge est mis à bas niveau et le niveau sur la ligne LM1 dépendra du fait que l'un des transistors MNl1 -MNl4 devaient passant ou non en fonction des entrées. I1 faut répéter Ces s phases pour l'étage de sortie.

La vitesse de fonctionnement d'un tel PLA sans mémorisation est donc limitée par l'accumulation des temps suivants:
- précharge de l'ensemble du PLA,
- décharge de l'étage ET (évaluation des monomes),
- décharge de l'étage OU (évaluation des sorties),
Pour accélérer le fonctionnement du système, on utilise habituellement une structure de cellules telle que celle de la figure 3, dans laquelle une cellule de l'étage d'entrée et une cellule de l'étage de sortie sont représentées. Chacune de oes cellules comprend des moyens de mémorisation intermédiaire (lati). On retrouve à l'étage d'entrée du circuit de la figure 3 les mêmes transistors MNl, MN2 et MP3 qu'en figure 2.En Outre, un rtoetage de mémorisation intermédiaire est disposé entre la sortie de l'inverseur INV1 et son entrée. Cet étage de mémorisation intermediaire comprend classiquement une porte de transfert
TG1 entre la ligne de monômes et l'entrée de l'inverseur INV1, et un inverseur INV4 en série avec une porte de transfert TG2 entre la sortie et l'entrée de l'inverseur INV1.

les portes de transfert TG1 et TG2 sont mises en oeuvre pendant des phases respectives w2 et < pl sans recouvrement d'une horloge. L'étage de sortie est identique à l'étage d'entrée mais les portes de transfert sont validées de façon opposée.

les phases de ce fonctionnement sont illustrées schema- tiquement dans le chronogramme de la figure 4. Pendant la phase #l, entre les instants tl et t2, les cellules du deuxième étage sont préchargées tandis que les donnees sur la ligne LM1 du premier étage sont évaluées puis mémorisees. Pendant la phase cp2, entre les instants t3 et t4, le premier étage est préchargé tandis que les données sur la ligne de sortie LS1 du deuxième étage sont évaluées puis mémorisées. Ainsi, avec cette structure, les deux étages peuvent fonctionner simultanement l'un en phase de précharge, l'autre en phase d'éaaluation.

La figure 5 représente de façon plus détaillée la réalisation en technologie CMOS d'une cellule d'un étage tel que icelui illustré en figure 3. On a représenté, ccmne cela est classique, les portes de transfert carme constituées de transistors NM3S et PMOS en parallèle commandés par des phases d'horloge opposées et l'inverseur INV4 somme constitué de deux transistors MOS en série entre l'alimentation haute (VDD) et l'alimentation basse (la masse), leurs grilles étant interconnectées.

Ainsi, si l'on compare une cellule de PLA à mémori- sation intermédiaire de l'art antérieur telle que ocelle de la figure 5 à une cellule de PLA sans mémorisation intermediaire de l'art antérieur telle que celle de la figure 2, on voit que la cellule à mémorisation intermédiaire comprend cinq transistors supplémentaires (les six transistors constituant les portes TG1 et TG2 et l'inverseur INV4 au lieu du seul transistor de maintien
MP4).

Un objet de la présente invention est de prevoir une cellule de PLA à mémorisation intermediaire plus simple, utilisant un plus petit nombre de transistors et donc une plus petite surface de silicium que la cellule de l'art antérieur.

Pour atteindre cet objet ainsi que d'autres, la présente invention prévoit un réseau logique programmable en techno- logie CMOS constitué de paires de cellules, respectivement d'un étage d'entrée et d'un étage de sortie, dans lequel chaque cellule comprend des moyens de précharge et des mayens de mémo- risation temporaire. Ce réseau est commandé par des première et seoeee phases d'horloge sans recouvrement. Chaque cellule comprend, entre une ligne de résultat et la masse, une pluralité de premiers transistors NMOS en parallèle recevant chacun un signal d'entrée et disposés en série avec un deuxième transistor
NMOS, les lignes de résultat étant reliées à la tension d'alimentation par l'intermédiaire d'un troisième transistor PMOS et à l'entrée d'un inverseur par un quatrième transistor NMOS, la sortie de l'inverseur étant reliée aux grilles d'un cinquième transistor PMOS et d'un sixième transistor NMOS.

Le cinquième transistor PMOS est connecte entre la tension d'alimentation et l'entrée de l'inverseur ; le sixième transistor bM3S est relié d'une part à l'entrée de l'inverseur d'autre part à la masse par l'intermédiaire d'un septième transistor NMOS ; la premiers phase d'horloge est applique au septième transistor de la cellule d'entrée et aux deuxième et quatrième transistors de la cellule de sortie, le complément de cette première phase d'horloge étant appliqué au troisième transistor de la cellule d'entrée; et la seconde phase d'horloge est appliquée aux deuxième et quatrième transistors de la cellule d'entrée et au septième transistor de la cellule de sortie et son complément est appliqué au troisième transistor de la cellule de sortie.

Selon un mode de réalisation de la présente invention, le cinquième transistor PMOS de chaque cellule a une surface inférieure à celle des transistors NMOS du réseau.

Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles
les figures 1 à 5 décrites précédemment et destines à illustrer l'état de la technique représentent respectivement
- la structure d'ensemble d'un PLA,
- une cellule d'un PLA sans mémorisation intermédiaire,
- deux cellules d'un PLA avec mémorisation intermédiaire,
- un chronogramme de fonctionnement d'un PLA avec mémo risation intermédiaire,
- une cellule d'un PLA avec mémorisation intermé- diapre; et
la figure 6 représente deux cellules d'un PLA selon la présente invention.

Dans ces diverses figures, des éléments ayant les fonctions sont désignés par de mêmes références numériques.

La figure 6 représente une cellule d'un étage d'entrée d'un PLA associée à une cellule d'un étage de sortie d'un PLk avec mémorisation intermédiaire selon la présente invention.

On retrouve en figure 6 les transistors MNl, MN2 et MP3 décrits précédemment. Un transistor MOS à canal N MN11 de l'étage d'entrée est connecté entre la ligne de monômes LM1 et l'inverseur INV1 (dans l'étage de sortie, ce transistor est connecté entre la ligne de sortie LS1 et l'inverseur INV3). L ' entrée de l'inverseur INV1 est connectée à la tension d'alimentation VDD par l'intermédiaire d'un transistor MOS à canal P MP12 et à la masse par la connexion en série de deux transistors à canal N
MN13 et MN14. La sortie de l'inverseur INV1 est reliée aux grilles des transistors MP12 et MN13.

Dans les cellules de l'étage d'entrée (étage ET), les grilles des transistors MN2 et MNll reçoivent le signal d'horloge #2, la grille du transistor MN14 reçoit le signal #1 et la grille du transistor MN3 reçoit le cooplétent #1* du signal cpi.

Dans l'étage de sortie (étage OU) les rôles de #1 et #2 sont inversés comme le montre la figure.

Si l'on considère une cellule de l'étage d'entrée, pendant que le signal cpl est à haut niveau et que le signal w2 est à bas niveau, il se produit une précharge de la cellule, les transistors MN2 et MN11 étant bloqués et le transistor MP3 étant passant, c'est-à-dire que la ligne LM1 est à niveau haut. Le transistor MN11 étant bloqué, l'information précédemment applique à la ligne LM1 est mémorisée à la sortie de l'inverseur INV1 puisque le transistor MN14 est alors passant. En effet, si la ligne LM1 était précédemment à haut niveau, la sortie de l'inver- seur INV1 est à bas niveau, le transistor MP12 est passant et le transistor MN13 est bloqué ; l'état de l'entrée à haut niveau est donc confirmé.Si la ligne LM1 était à bas niveau, la sortie de
INV1 est à haut niveau et le transistor MP12 est bloqué, les transistors MN13 et MN14 sont passants ; l'état de l'entrée de l'inverseur à bas niveau est donc confirme et mémorisé.

Ensuite, quand 92 passe à haut niveau et #1 à bas niveau, les transistors MN2 et MNll deviennent passants et les transistors MP3 et MN14 sont bloqués. Selon l'état des entrées, le transistor MN1 et les transistors de la meme colonne détermineront un maintien à haut niveau au un passage à bas niveau de la ligne LM1. S'il y a maintien au niveau, oe maintien est diatement confirme par le transistor MP12. S'il y a passage à bas niveau, oet t état est confirmé lors de la mise en conduction du transistor MN14 au cycle de fonctionnement suivant (pendant la phase de précharge suivante).

L'homme de l'art notera que la présente invention n'utilise pas de porte de transfert comprenant un transistor MOS à canal N et un transistor MOS à canal P en parallèle. Il était usuel d'utiliser un tel montage car, comme cela est bien connu, un transistor MOS à canal N présente un inconvénient dans la transmission de signaux à haut niveau puisqu'il les réduit d'une tension de seuil de transistor MOS (VT), alors qu'un transistor
MOS à canal P transmet sans atténuation un signal à haut niveau mais rajoute un seuil VT aux signaux à bas niveau.

Toutefois, le montage selon la présente invention permet d'éviter les inconvénients liés à l'existence de ces seuils.

En effet, si l'on suppose que l'état des entrées est tel que la ligne LM1 doive passer à haut niveau, ce niveau haut est atténué d'un seuil VT par le transistor MOS MN11 mais ceci est immédiatement compensé par la mise en conduction du transistor MP12 qui ramène l'entrée de l'inverseur INV1 au niveau haut sans perte de seuil.

Lors d'un passage à niveau bas, la mise à la masse résultant de la conduction des transistors MN1 et MN2 se fait sans adjonction de seuil et de meme cette information est transmise à l'entrée de l'inverseur INV1 sans perte de seuil par le transistor MOS à canal N MN11. Toutefois, pendant la première phase du basculement vers un niveau bas, le transistor MP12 est initialement conducteur par suite de la précharge. I1 faut donc que l'inverseur INV1 fournisse rapidement à sa sortie un niveau haut, pour bloquer le transistor MP12 ; il convient donc que ce transistor MP12 soit plus résistif à l'état passant que les transistors MN1 et MN2 à l'état passant.En conséquence, selon la présente invention, on choisira le transistor MP12 résistif à l'état passant, c'est-à-dire que l'on utilisera un transistor MOS à canal P de plus petites dimensions que les transistors MOS à canal N du circuit.

Selon la presente invention, on obtient un PLA dont les cellules d'entrée et de sortie comprennent des étages de mémori- sation avec une réduction importante du ncmbre de transistors.

Par rapport au circuit de la figure 2 qui ne comprenait pas d'étage de mémorisation, on n'a rajouté que trois transistors par cellule (les transistors MNll, MN13 et MN14) puisque le transistor MP12 correspond sensiblement au transistor MP4 de la figure 2. Et, par rapport à une cellule avec mémorisation classique, telle que celle de la figure 5, on a éliminé trois transistors.

Un premier avantage de la présente invention réside dans la réduction du nombre de transistors par cellule et donc dans la réduction de la surface, réduction particulièrement notable quand on note qu'un réseau logique programmable usuel comprend un grand nombre de cellules (par exemple 2 x 20 x 50).

Selon un autre avantage de l'invention résultant du premier, on réduit notablement la capacité de charge sur les deux phases de l'horloge. En effet, ni le rebouchage du point mémoire ni la porte de transfert permettant d'y accéder ne contient de transistor à canal P, c'est-à-dire que l'on a supprimé les montages à deux transistors en parallèle en les remplaçant par des montages à transistor unique. La capacité des circuits auxquels s'appliquent les signaux d'horloge est donc sensiblement divisée par deux. I1 en résulte une accélération des temps de commutation de l'horloge et donc une aoeélêration de la vitesse de fonctionnement possible du circuit.

Claims

REVENDICATIONS

1. Réseau logique programmable en technologie CMD6 constitué de paires de cellules, respectivement d'un étage d'entrée et d'un étage de sortie, chaque cellule comprenant des moyens de prêéhage et des mayens de mémorisation, oe réseau étant commandé par des premiers et seconde phases d'horloge (cpi et #2) sans recouvrement, dans lequel chaque cellule comprend, entre une ligne de résultat (LMj ; LSi) ) et la masse, une pluralité de premiers transistors NMOS en parallèle (MN1) recevant chacun un signal d'entrée et dispos en série avec un deuxième transistor NMOS (MN2), les lignes de résultat étant reliées à la tension d'alimentation par un troisième transistor PM06 (MP3) et à l'entrée d'un inverseur (INV1 ;INV3) par un quatrième transistor NMOS (MN11), la sortie de l'inverseur étant reliée aux grilles d'un cinquième transistor PMOS (MP12) et d'un sixième transistor NMOS (MN13), caractérisé en ce que

le cinquième transistor PMOS (MP12) est connecté entre la tension d'alimentation (VDD) et l'entrée de l'inverseur,

le sixième transistor NMOS (MN13) est relié d'une part à l'entrée de l'inverseur (INV1 ;INV3) d'autre part à la masse par un septième transistor NMOS (MN14) ;

la première phase (#1) d'horloge est appliquée au septième transistor de la cellule d'entrée et aux deuxième et quatrième transistors de la cellule de sortie, et son complément est appliqué au troisième transistor de la cellule d'entrée ; et

la seconde phase d'horloge (#2) est appliquée aux deuxième et quatrième transistors de la cellule d'entrée et au septième transistor de la cellule de sortie et son complément est appliqué au troisième transistor de la cellule de sortie.

2. Reseau logique programmable selon la revendication 1, caractérisé en ce que le cinquième transistor PMOS (MP12) de chèque cellule a une surfaoe inférieure à celle des transistors

NMOS du réseau.