FR2622318A1 - Systeme de traitement pour cartes a circuits integres - Google Patents

Abstract

Selon le système de traitement de cartes à circuits intégrés de l'invention, lorsqu'un dispositif 2 acceptant les cartes à circuits intégrés délivre une instruction à une carte à circuit intégré 1, il est adjoint une donnée de nombre séquentiel à l'instruction. La carte à circuit intégré 1 exécute le traitement correspondant à l'instruction. Lorsque la carte à circuit intégré délivre le résultat de traitement au dispositif 2 acceptant les cartes à circuits intégrés, elle adjoint la donnée de nombre séquentiel venant du dispositif 2 acceptant les cartes à circuits intégrés au résultat de traitement.

Description

La présente invention concerne un système de traitement destiné à un appareil électronique portatif, par exemple une carte à circuit intégré
Récemment, on a mis au point une carte à circuit intégré incorporant une puce de circuit intégré qui possède une mémoire de données permanente etun élément de commande tel qu'une unité centrale de traitement (CPU). Une carte à circuit intégré de ce type fonctionne normalement à l'aide d'un lecteur-enregistreur de carte. Ce fonctionnement est mis en oeuvre au moyen d'une instruction délivrée par le lecteur-enregistreur de carte.La carte à circuit intégré décode un code d'opération (code OP) de l'instruction reçue et exécute une série d'opérations de traitement correspondant à la fonction indiquée par le code (OP). Ensuite, la carte à circuit intégré délivre le résultat du traitement au lecteurenregistreur de carte comme donnée de réponse. Dans ce cas, un code de fonction inclus dans l'instruction d'entrée est attaché à la donnée de réponse pour compenser l'irrégularité de la séquence dtinstructions ayant fait l'objet d'un échange entre la carte à circuit intégré et le lecteur-enregistreur de carte. Plus spécialement, le code OP est extrait de l'instruction emmagasinée dans un tampon dès l'application de la donnée d'instruction, et le code OP extrait est rattaché au résultat du traitement lorsque ce dernier est délivré au lecteur-enregistreur de carte.

Toutefois, avec ce procédé, lorsque aucun code OP n'est inclus dans l'instruction venant du lecteur-enregistreur de carte (dans le cas d'une instruction non légitime), ou bien lorsque
L'instruction ne peut pas être normalement reçue du fait d'un bruit de transmission, une donnée erronée peut être délivrée au lecteurenregistreur de carte au titre du code OP. Ceci est dû au fait qu'une partie correspondant au code OP de l'instruction emmagasinée dans le tampon est simplement extraite et est attachée au résultat de traitement au titre du code OP. Pour cette raison, lorsqu'une séquence échangée entre le lecteur-enregistreur de carte et la carte à circuit intégré se trouve désordonnée, la compensation peut -se révéler impossible.En particulier, lorsque des instructions possédant le même code OP sont successivement transmises plusieurs fois, la séquence peut souvent se retrouver désordonnée. Lorsqu'un tel désordre dans la séquence se produit au moment de la transmission d'une donnée d'instruction d'écriture de données, un défaut tel qu'une double écriture des données se produit.

C'est un but de l'invention de produire un système de traitement destiné à un appareil électronique portatif, qui peut éliminer tout désordre de séquence entre un lecteur-enregistreur de carte et une carte à circuit intégré lorsqu'une instruction non légitime est envoyée par le lecteur-enregistreur de carte ou lorsqu'une instruction ne peut être normalement reçue en raison d'un bruit de transmission, et qui peut empêcher de manière fiable un désordre de séquence entre le lecteur-enregistreur de carte et la carte à circuit intégré lorsque des instructions possédant le même code OP sont transmises plusieurs fois successivement.

Pour atteindre le but ci-dessus défini, selon l'invention, il est proposé un système de transmission de données dans lequel un dispositif acceptant les cartes à circuits intégrés envoie des données d'instruction à une carte à circuit intégré, ladite carte à circuit intégré renvoie des données de réponse correspondant aux données d'instruftion vers le dispositif acceptant les cartes à circuits intégrés, Le système se distinguant en ce qu'il comprend
- un moyen destiné à adjoindre au moins un nombre séquentiel à la donnée d'instruction ; et
- un moyen pour envoyer la donnée d'instruction avec au moins le nombre séquentiel adjoint ; et en ce que la carte à circuit intégré comprend :
- un moyen destiné à recevoir la donnée d'instruction affectée d'au moins Ledit nombre séquentiel ;
- un moyen destiné å exécuter une transaction en réponse à la donnée d'instruction ;
- un moyen pour préparer une donnée de réponse à la donnée d'instruction en adjoignant le nombre séquentiel au résultat issu du moyen d'exécution de la transaction ; et
- un moyen qui, en réponse à chaque donnée d'instruction envoyée depuis le dispositif acceptant les cartes à circuits intégrés, renvoie la donnée de réponse affectée du nombre séquentiel vers le dispositif acceptant les cartes à circuits intégrés.

Selon l'invention, un nombre séquentiel, qui part d'une valeur initiale spécifique, est attaché à la donnée d'instruction délivrée par Le lecteur-enregistreur de carte. La carte à circuit intégré recevant L'instruction attache le nombre séquentiel de l'instruction reçue à la donnée de réponse et la délivre de sorte qu'il est possible d'empêcher un désordre de séquence qui ne peut pas être empêché par la donnée de réponse à L'aide du seul code de fonction. Plus spécialement, puisque le nombre séquentiel attaché à la donnée d'instruction est attaché à la donnée de réponse, il est facile de distinguer, à partir du nombre séquentiel, l'instruction de la donnée de réponse.En particulier, lorsque des instructions ayant le même code OP sont transmises plusieurs fois successivement, il est possible d'empêcher, de manière fiable, un désordre de la séquence entre le lecteurenregistreur de carte et la carte à circuit intégré.

La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages ; elle s'appuie sur les dessins annexés, parmi lesquels :
la figure 1 est un schéma de principe montrant la disposition d'un appareil de manipulation de carte classique ;
la figure 2 est un schéma de principe montrant des fonctions d'une carte à circuit intégré classique ;
la figure 3 est un schéma de principe montrant la disposition d'une puce de-circuit-intégre incorporée dans une carte à circuit intégré à laquelle l'invention est appliquée ;
la figure 4 est un schéma de principe montrant la disposition d'un lecteur-enregistreur de carte classique ;
la figure 5 est un organigramme permettant d'expliquer le fonctionnement d'un lecteur-enregistreur de carte classique ;;
les figures 6A et 6B montrent les formats d'une instruction classique délivrée par un lecteur-enregistreur de carte ;
la figure 7 est un organigramme permettant d'expliquer le fonctionnement d'une carte à circuit intégré classique ;
la figure 8 montre le format de la donnée de réponse délivrée par une carte à circuit intégré ;
la figure 9 est un organigramme permettant d'expliquer des opérations de prise en charge et de traitement d'instructions effectuées dans la carte ;
la figure 10 montre le format d'une instruction
délivrée sar un lecteur-enregistreur de carte ;
les figures 11A et liE montrent les formats d'une
instruction délivrée Dar le lecteur-enregistreur de carte selon
l'invention ;;
la figure 12 est un organigramme servant à expliquer le fonctionnement de la carte à circuit intégré suivant un mode de réalisation de l'invention ;
la figure 13 montre le format de la donnée de réponse délivrée par la carte à circuit intégré dans le mode de réalisation de l'invention ;
les figures 14A et 14B sont des organigrammes servant à expliquer une opération détaillée du lecteur-enregistreur de carte selon le mode de réalisation de l'invention ; et
la figure 15 est un diagramme montrant une séquence de transmission détaillée entre le lecteur-enregistreur de carte et la carte à circuit intégré dans le mode de réalisation de l'invention.

Sur la figure 1, est présentée la disposition d'un appareil de manipulation de carte utilisé comme terminal d'un système fonctionnant à domicile et réalisant des opérations bancaires ou des achats, auquel est appliquée une carte à circuit intégré constituant l'appareil électronique portatif. L'appareil de manipulation de carte comprend un lecteur-enregistreur 2 de carte servant à réaliser l'accès en lecture-enregistrement (ou écriture) de la carte à circuit intégré, un clavier 4 servant à l'introduction de données telles qu'un numéro d'identification personnelle (PIN), une unité d'affichage 5 å tube cathodique permettant d'afficher des données de transaction, une imprimante 6 servant à imprimer les données de transaction, un disque souple 7 servant à emmagasiner les données de transaction, et une unité centrale de traitement (CPU) 3 servant à commander le lecteur-enregistreur 2 de carte, le clavier 4, l'afficheur cathodique 5, L'imprimante 6 et le disque souple 7.

La carte à circuit intégré 1 est portée par un utilisateur, faisant l'objet d'un interclassement au moyen d'un numéro PIN connu du seul utilisateur au moment de l'achat de marchandises, et elle emmagasine les données nécessaires.

La figure 2 montre des blocs fonctionnels de la carte à circuit intégré 1. La carte à circuit intégré 1 comprend des sections permettant d'exécuter des fonctions de base, comme une section de lecture-écriture 11, une section de fixationinterclassement de PIN 12, une section de chiffrage-déchiffrage 13, et un superviseur 14 permettant de commander ces fonctions de base. La section 11 de Lecture-écriture effectue l'accès en lecture, écriture, ou effacement des données vis-à-vis de la mémoire de données 16. La section 12 de fixation-in-terclassement de PIN effectue l'emmagasinage et l'opération d'empêchement de lecture d'un PIN fixé par l'utilisateur et, après la fixation du PIN, il réalise l'interclassement du PIN fixé pour permettre la poursuite du traitement.La section 13 de chiffrage-déchiffrage effectue le chiffrage permettant d'empêcher la divulgation et la contrefaçon des données de transmission lorsqu'une donnée est transmise du CPU 3 à un autre terminal via une ligne de communication et déchiffre la donnée ainsi chiffrée. Le chiffrage des données s'effectue en fonction d'un algorithme de chiffrage qui possède une puissance de chiffrage suffisante, par exemple le DES (Data
Encryption Standard). Le superviseur 14 décode un code d'opération (code OP) introduit depuis le lecteur-enregistreur 2 de carte ou le code OP associé à la donnée, et il sélectionne et exécute la fonction nécessaire.

Pour effectuer ces fonctions, la carte à circuit intégré 1 est constituée d'une unité centrale de traitement (CPU) 15, d'une mémoire de données permanente 16 dont le contenu emmagasiné peut être effacé, d'une mémoire de programmes 17, et d'un contacteur 18 servant à assurer les contacts électriques avec le lecteur enregistreur 2 de carte. La CPU 15, la mémoire de données 16 et la mémoire de programmes 17 comprennent une puce de microprocesseur disponible dans le commerce (par exemple Intel 8080, ou un moyen équivalent). La CPU 15 possède un premier tampon de sortie 19 et un deuxième tampon de sortie 20. On note que le nombre des tampons de sortie n'est pas limité à 2.

La mémoire de programmes 17 comprend une mémoire morte (ROM) à masque et possède un programme de commande permettant de commander la CPU 15. Le programme de commande comporte un groupe de sous-programmes permettant d'effectuer la fonction correspondant à un code OP pour une instruction délivrée par le lecteur-enregistreur 2 de carte. La mémoire de données 16 comprend une mémoire morte programmable électriquement effaçable (EEPROM).

Le lecteur-enregistreur de carte 2 échange un code
OP ou une donnée avec la CPU 3 de la carte à circuit intégré 1.

Plus spécialement, comme représenté sur la figure 4, le lecteurenregistreur de carte 2 comprend un mécanisme de transport 21 permettant de transporter la carte à circuit intégré 1 qui a été insérée dans un orifice d'insertion de carte (non représenté) jusqu'en une position prédéterminée, une section de contacts 22 destinée à effectuer la connexion électrique avec le contacteur 18 de la carte à circuit intégré 1 placée à la position prédéterminée, une CPU 23 permettant de commander le fonctionnement général, une interface d'entrée-sortie (I/O) 24 conçue pour faire que les
CPU 23 et 3 échangent entre elles des données d'instruction et de réponse, et une mémoire de données 25 servant à emmagasiner des données.

La figure 5 est un organigramme montrant le fonctionnement du lecteur-enregistreur de carte 2. Plus spécialement, à l'étape 31, il est vérifié si une instruction a été délivrée par la CPU 3. Si la réponse est NON à l'étape 31, l'organigramme revient à L'étape 31, et la CPU 23 attend l'introduction d'une donnée. Si La réponse est OUI à l'étape 31, il est vérifié, au cours de l'étape 33, si La carte à circuit intégré (carte IC) 1 est en service. Si la réponse est OUI à l'étape 33, une donnée de réponse indiquant une erreur d'instruction multiple est délivrée à la CPU 3, et l'organigramme revient à l'étape 31.

Si la répons est NON à l'étape 33, le programme passe à L'étape 37 et une instruction est délivrée à la carte à circuit intégré 1. A l'étape 39, la CPU 23 attend la donnée de réponse en provenance de la carte à circuit intégré 1. Si la données de réponse est détectée à l'étape 39, Le programme passe à l'étape 41, et la donnée de réponse est délivrée à la CPU 3.

Les figures 6A et 6B montrent des formats d'instruction délivrés à la carte à circuit intégré 1. La figure 6A montre un format d'instruction constitué d'un seul code OP, et la figure 6B montre un format d'instruction constitué d'un code OP et d'une donnée.

La carte à circuit intégré 1 travaille selon l'organigramme présenté sur la figure 7. La CPU 15 attend une instruction d'entrée de la part du lecteur-enregistreur de carte 2 à l'étape 43. Lorsque la CPU 15 détecte l'instruction venant du lecteurenregistreur de carte 2 au cours de l'étape 43, la CPU 15 exécute un traitement sur la base de l'instruction à l'étape 45. Ensuite, le programme passe à l'étape 47, et le résultat du traitement est délivré au lecteur-enregistreur de carte 2. L'organigramme revient à l'étape 43. La figure 8 montre le format de la donnée de réponse dans un tel cas. Comme on peut le voir sur la figure 8, la zone 51 indiquant un code de fonction inclus dans L'instruction d'entrée est attachée à la zqne de donnée 49 indiquant le résultat du traitement.

On va maintenant décrire le fonctionnement en relation avec l'organigramme de la figure 9, ou la carte à circuit intégré 1 prend en charge une instruction et exécute le traitement.

Lorsqu'une instruction doit être délivrée par le lecteur-enregistreur de carte 2 à la carte à circuit intégré 1, une zone de byte de début 75 est attachée à une instruction en plus d'une zone de code OP 77 et d'une zone de donnée 79, comme représenté sur la figure 10. A l'étape 51, le premier byte de l'instruction d'entrée est pris en charge. Il est vérifié, à l'étape 53 si le byte pris en charge est un byte de début. Si la réponse est NON à l'étape 53, l'organigramme revient à l'étape 51. Si la réponse est OUI à l'étape 53, le byte suivant est pris en charge. A l'étape 57, le compte des bytes est incrémenté d'une unité. Il est vérifié à l'étape 59 si l'introduction de l'instruction est terminée. Si la réponse est OUI à l'étape 59, l'organigramme passe à l'étape 63.

Toutefois, si la réponse est NON à l'étape 59, il est vérifié à l'étape 61 si le compte des bytes a atteint une limite de capacité de la mémoire de données 16. Si la réponse est NON à l'étape 61, l'organigramme revient à l'étape 55, et le byte suivant est pris en charge. Inversement, si la réponse est OUI à l'étape 61, l'organigramme passe à l'étape 63 afin qu'il soit vérifié si la valeur de comptage est "1" ou moins. Lorsque la réponse OUI est obtenue à l'étape 61 et que l'organigramme est passé à l'étape 63, une réponse NON est toujours obtenue à l'étape 63. La limite de capacité de la RAM est dans ce cas de 32 bytes, et le compte des bytes a atteint 32. Ainsi, une réponse NON est toujours obtenue à l'étape 63.Lorsque l'organigramme passe de l'étape 59 à l'étape 63 et qu'une réponse OUI est obtenue à l'étape 63, même si la chaîne de données est terminée, la valeur de comptage des bytes est "1" ou moins, et ceci signifie qu'une instruction importante n'a pas été reçue et que le traitement ne peut être exécuté.

Ceci est dû au fait que le code OP est constitué de deux bytes.

Ainsi, si la réponse est OUI à l'étape 63, une donnée "FF" (code hexadécimal) est positionnée dans la zone du code OP 77 à l'étape 65, et une donnée de réponse indiquant une longueur de channe de données non légitime est délivrée. Plus spécialement, lorsque la
CPU 15 reçoit une instruction de la part du lecteur-enregistreur de carte 2 et lorsqu'il détermine qu'aucun code OP n'a été délivré, la CPU 15 délivre au lecteur-enregistreur de carte 2 le résultat de traitement avec une donnée spécifique autre que le code OP, par exemple un code spécifique "FF" (code hexadécimal) comme donnée de réponse.

Si la réponse est NON à l'étape 63, il est vérifié à l'étape 67 si une instruction anormale, par exemple présentant une anormalité de parité, a été introduite. Si la réponse est OUI à l'étape 67, la CPU 15 délivre une donnée de réponse indiquant une instruction anormale en même temps que le code OP qui lui est attaché, et l'organigramme revient à l'étape 51. Toutefois, si la réponse est NON à l'étape 67, la CPU 15 exécute une fonction désignée par le code OP à l'étape 71 et délivre au lecteurenregistreur de carte 2 le résultat du traitement avec le code OP qui lui est attaché comme donnée de réponse.

Dans le mode de réalisation ci-dessus, l'échange de données entre le lecteur-enregistreur de carte 2 et la carte à circuit intégré 1 a été simplifié.

On va maintenant décrire un mode de réalisation de l'invention. Dans ce mode de réalisation, dans une instruction envoyée du lecteur-enregistreur de carte 2 à la carte à circuit intégré 1, un nombre séquentiel est attaché aux formats d'instruction présentés sur les figures 6A et 6B, comme indiqué sur les figures 11A et 11B. Un nombre séquentiel est attaché à une instruction délivrée par le lecteur-enregistreur de carte 2, et la carte à circuit intégré 1 recevant l'instruction attache le nombre séquentiel de l'instruction reçue à la donnée de réponse et la délivre au lecteur-enregistreur de carte 2.

On va maintenant décrire le fonctionnement, selon l'invention, de la carte à circuit intégré 1 en se reportant à l'organigramme présenté sur la figure 12. La CPU 15 vérifie à l'étape 81 si une instruction a été délivrée de ta part du lecteur-enregistreur de carte 2. Si la réponse est
NON à l'étape 81, la CPU attend jusqu'à ce que l'instruction arrive. Si la réponse est OUI à l'étape 81, il est vérifié au cours de l'étape 83 si le texte (instruction) reçu est normal.

Plus spécialement, il est vérifié si un code OP inclus dans le texte correspond à l'un quelconque des codes OP prédéterminés ou si le texte comporte une erreur de parité. Si la réponse est OUI à l'étape 83, la CPU 15 exécute le traitement qui correspond à l'instruction d'entrée à l'étape 85 et positionne le résultat du traitement dans le tampon de sortie 19 au cours de l'étape 87. A l'étape 93, la CPU 15 délivre une donnée de réponse contenant le résultat du traitement positionné dans le tampon de sortie 19, à destination du lecteur-enregistreur de carte 2. Ensuite, l'organigramme revient à l'étape 81, et la CPU 15 attend l'instruction suivante du lecteur-enregistreur de carte 2.La donnée de réponse qui est délivrée par la CPU 15 au lecteur-enregistreur de carte 2
au cours de l'étape 93 est constituée d'un nombre séquentiel 101 attaché à l'instruction envoyée depuis le lecteurenregistreur de carte 2, du code OP 103 attaché à celui-ci, du résultat de traitement 105, et de la donnée 107 qui lui est attachée
Si cela est nécessaire, comme représenté sur la figure 13.

Inversement, si la réponse est non à l'étape 83, la CPU 15 vérifie à l'étape 89 si l'instruction est une instruction de demande de redélivrance. Si la réponse est NON à l'étape 89, la CPU 15 place la donnée de réponse indiquant un texte anormal dans le premier tampon de sortie 19 au cours de l'étape 91 et envoie la donnée de réponse positionnée dans le premier tampon de sortie 19 au lecteur-enregistreur de carte 2. Ensuite, l'organigramme revient à l'étape 81 et la CPU 15 attend l'instruction suivante de la part du lecteur-enregistreur de carte 2. Toutefois, si la réponse est OUI à l'étape 89, la CPU 15 positionne la donnée de réponse indiquant un texte anormal dans un deuxième tampon de sortie 20 au.cours de l'étape 95, et envoie la donnée de réponse positionnée dans le tampon 20 au lecteur-enregistreur de carte 2 au cours de l'étape 97. Ensuite, l'organigramme revient à l'étape 81.

Dans ce mode de réalisation, deux tampons de sortie sont prévus pour la carte à circuit intégré 1 et sont sélectivement utilisés pour emmagasiner les données de réponse lorsqu'une instruction de demande de redélivrance est anormale et pour emmagasiner les données de réponse contenant le résultat traité. Avec un tel agencement, la donnée de réponse comportant le résultat traité qui doit être redélivré ne peut pas être effacée par un positionnement de la donnée de réponse indiquant un texte anormal.

On va maintenant décrire le fonctionnement du lecteur-enregistreur de carte 2 en relation avec les organigrammes présentés sur les figures 14A et 148. La CPU 23 du lecteurenregistreur de carte 2 positionne une valeur initiale dans un nombre séquentiel au cours de L'étape 111 et vérifie au cours de l'étape 113 si une instruction a été délivrée de la part de la
CPU 3. Si la réponse est NON à l'étape 113, la CPU 23 attend jusqu a ce qu'une instruction ait été délivrée. Si la réponse est
OUI à l'étape 113, la CPU 23 vérifie à l'étape 115 si la carte à circuit intégré 1 est "occupéeti. SiSiLa réponse est OUI à l'étape 115, la CPU 23 délivre une donnée de réponse indiquant une erreur d'instruction multiplexée à la CPU 3 au cours de l'étape 117, et L'organigramme revient à l'étape 113.Si la réponse est NON à l'étape 115, la CPU 23 ajoute un nombre séquentiel à une instruction et la délivre à la carte à circuit intégré 1.

La CPU 23 vérifie alors, au cours de l'étape 121, si la donnée de réponse a été délivrée par la carte à circuit intégré 1. Si la réponse est NON à l'étape 121, la CPU 23 vérifie au cours de
L'étape 135 si le temps est-écoulé. Si la réponse est NON à
L'étape 135, L'organigramme revient à l'étape 121, et la CPU 23 attend la donnée de réponse de la part de la carte à circuit intégré 1. Toutefois, si la réponse est OUI à l'étape 135, une valeur de comptage des demandes de redélivrance est incrémentée d'une unité au cours de l'étape 137, et il est vérifié au cours de l'étape 139 si la valeur de comptage des demandes de redélivrance a atteint une valeur limite supérieure. Si la réponse est
OUI à l'étape 139, la CPU 23 délivre une donnée de réponse, indiquant que le temps est écoulé,à destination de la carte à circuit intégré 1.Ensuite, L'organigramme revient à l'étape 113, et la
CPU 23 attend l'instruction en provenance de la CPU 3. Si la réponse est NON à l'étape 139, la CPU 23 délivre, à la carte à circuit intégré 1, une instruction de demande de redélivrance à laquelle est adjoint un nombre séquentiel de comptage, au cours de l'étape 141. Ensuite, l'organigramme revient à L'étape 121, et la CPU 23 attend la donnée de réponse de la carte à circuit intégré 1.

Si la réponse est OUI à l'étape 212, c'est-à-dire si la donnée de réponse en provenance de la carte à circuit intégré 1 a été reçue, il est vérifié au cours de l'étape 123 si la donnée de réponse reçue est la donnée de réponse relative à l'instruction de demande de redélivrance. Si la réponse est OUI à l'étape 123, l'organigramme passe à l'étape 137. Toutefois, si la réponse est NON à l'étape 123, la CPU 23 repositionne le compteur de demande de redélivrance au cours de l'étape 125 et vérifie au cours de l'étape 127 si l'instruction venant de la CPU 3 est une macro-instruction. Dans ce cas, la macro-instruction indique une instruction de la CPU 3 connectée au lecteur-enregistreur de carte 2.

Le lecteur-enregistreur de carte 2 convertit une macro-instruction venant de la CPU 3 en une instruction qui peut être traitée par la carte à circuit intégré 1 et délivre l'instruction traitée à la carte à circuit intégré 1. Si la réponse est OUI à l'étape 127, la
CPU 23 compte le nombre séquentiel se trouvant dans la donnée de réponse qui vient de la carte à circuit intégré 1 au cours de l'étape 129 et ajoute celle-ci à une instruction devant être délivrée ensuite. Si l'exécution de la macro-instruction est terminée, la CPU 23 délivre la donnée de réponse à la CPU 3 au cours de l'étape 133. Ensuite, l'organigramme revient à l'étape 113, et attend l'instruction venant de la CPU 3. Si la réponse est NON à l'étape 127, la CPU 23 délivre la donnée de réponse à la CPU 3 au cours de l'étape 133.Ensuite, l'organigramme revient à l'étape 113, et la CPU 23 attend l'instruction en provenance de la CPU 3.

La figure 15 montre une séquence de transmissions détaillée entre le lecteur-enregistreur de carte 2 et la carte à circuit intégré 1. Au cours de la première transmission, le lecteurenregistreur de carte 2 délivre une instruction portant le numéro séquentiel (1) et un code OP (A) à la carte à circuit intégré 1.

La carte à circuit intégré 1 exécute le traitement qui correspond au code OP (A) et renvoit une donnée de réponse indiquant le numéro séquentiel (1), le code OP (A), et le résultat de traitement (a) au lecteur-enregistreur de carte 2. Puisque la donnée de réponse associée au numéro séquentiel (1) est renvoyée depuis la carte à circuit intégré 1, le lecteur-enregistreur de carte 2 délivre une instruction portant le numéro séquentiel (2) et un code OP (A) à la carte à circuit intégré 1 au cours de la deuxième transmission. On suppose que la carte à circuit intégré 1 n'est pas en mesure de recevoir l'instruction elle-meme. Dans ce cas, par exemple, la carte à circuit intégré 1 ne peut recevoir le byte de début.Le lecteur-enregistreur de carte 2 confirme que cette donnée de réponse correspondant à l'instruction associée au numéro séquentiel (2) n'a pas été renvoyée par la carte à circuit intégré 1.

Toutefois, le lecteur-enregistreur de carte 2 ne peut pas décider si la carte à circuit intégra ne peut pas recevoir l'instruction ou si le lecteur-enregistreur de carte 2 ne peut pas recevoir l'instruction, même si la donnée de réponse contenant le résultat de traitement est renvoyée par la carte à circuit intégré 1. Ainsi, le lecteur-enregistreur de carte 2 envoie une instruction comportant le numéro séquentiel (3) et un code OP (B) indiquant une demande de redélivrance à la carte à circuit intégré 1. Dans la troisième transmission, on suppose que la carte à circuit intégré 1 reçoit l'instruction portant le numéro séquentiel (3) de la part du lecteur-enregistreur de carte (2), mais détermine que le texte reçu est anormal (par exemple le code OP a été transformé de manière non souhaitable en un code OP non enregistré pendant la transmission). La carte à circuit intégré 1 renvoie une donnée de réponse contenant le numéro séquentiel (3), le code OP (B) indiquant la demande de redélivrance, et le résultat de traitement (ss) indiquant un texte anormal, au lecteur-enregistreur de carte (2). Dès réception de cette donnée, le lecteur-enregistreur de carte 2 délivre une instruction comportant un numéro séquentiel (4) et un code OP (B) indiquant la demande de redélivrance à la carte à circuit intégré 1. La carte à circuit intégré (1) détecte l'instruction de demande de redélivrance qui est associée au numéro séquentiel (4).

Puisque la carte à circuit intégré 1 ne pouvait pas recevoir une instruction associée au numéro séquentiel (2), cette dernière donnée placée dans le tampon de sortie (19) est le résultat traité qui correspond à l'instruction ayant le numéro séquentiel (1).

Ainsi, la carte à circuit intégré 1 délivre une donnée de réponse contenant le numéro séquentiel (1), le code OP (A) et le résultat de traitement (a) au lecteur-enregistreur de carte 2. Puisque le résultat de traitement correspondant à l'instruction ayant le numéro séquentiel (1) est renvoyé par la carte à circuit intégré 1, le lecteur-enregistreur de carte 2 délivre une instruction contenant le numéro séquentiel (2) et le code OP (A) à la carte à circuit intégré 1 au cours de la cinquième transmission. La carte à circuit intégré 1 détecte cette instruction et exécute le traitement qui lui correspond. Ensuite, la carte à circuit intégré 1 renvoie la donnée de réponse contenant le numéro séquentiel (2), le code OP (A), et le résultat de traitement (y) au lecteurenregistreur de carte 2.

Dans le mode de réalisation ci-dessus, on a choisi une carte à circuit intégré comme exemple d'un dispositif électro- nique portatif. Toutefois, la forme du dispositif électronique portatif ne se limite à celle d'une carte. Il serait possible de modifier la conception et la réalisation matérielle du dispositif électronique portatif tout en restant dans l'esprit et le domaine de l'invention.

Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant pas du cadre de l'invention.

Claims (7)

REVENDICATIONS

1. Système de transmission de données dans lequel un dispositif (2) acceptant les cartes à circuits intégrés envoie des données d'instruction à une carte à circuit intégré (1), ladite carte à circuit intégré (1) renvoie des données de réponse correspondant aux données d'instruction vers le dispositif (2) acceptant les cartes à circuits intégrés, caractérisé en ce que le dispositif acceptant les cartes à circuits intégrés comprend :

un moyen destiné à adjoindre au moins un nombre séquentiel (101) à la donnée d'instruction ; et

un moyen pour envoyer la donnée d'instruction avec au moins le nombre séquentiel adjoint ; et en ce que la carte à circuit intégré comprend :

- un moyen destiné à recevoir la donnée d'instruction affectée d'au moins ledit nombre séquentiel ;

- un moyen (15) destiné à exécuter une transaction en réponse à la donnée d'instruction ;

- un moyen (19) pour préparer une donnée de réponse à la donnée d'instruction en adjoignant le nombre séquentiel (101) au résultat (105) issu du moyen d'exécution de la transaction ; et

- un moyen qui, en réponse à chaque donnée d'instruction envoyée depuis le dispositif acceptant les cartes à circuits intégrés, renvoie la donnée de réponse affectée du nombre séquentiel (101) vers le dispositif (2) acceptant les cartes à circuits intégrés.

2. Système selon la revendication 1, caractérisé en ce que, lorsque le dispositif acceptant les cartes à circuits intégrés envoie la donnée d'instruction å ladite carte à circuit intégré et qu'aucune réponse ne revient après un intervalle de temps prédéterminé, ledit dispositif acceptant les cartes à circuits intégrés envoie à ladite carte une instruction affectée d'un nombre séquentiel différent du précédent ainsi qu'un code de fonction indiquant une demande de redélivrance.

3. Système de transmission de données dans lequel un dispositif (2) acceptant les cartes à circuits intégrés envoie des données d'instruction à une carte à circuit intégré (1), les données d'instruction comprenant au moins un code de fonction (OP) indiquant un contenu de traitement, et ladite carte à circuit intégré envoie des données de réponse correspondant aux données d'instruction vers le dispositif acceptant les cartes à circuits intégrés, caractérisé en ce que le dispositif acceptant les cartes à circuits intégrés comprend :

- un moyen destiné à adjoindre au moins un nombre séquentiel (1) à la donnée d'instruction ; et un moyen pour envoyer la donnée d'instruction avec au moins le nombre séquentiel adjoint ; et en ce que la carte à circuit intégré comprend :

- un moyen destiné à recevoir la donnée d'instruction affectée d'au moins Ledit nombre séquentiel adjoint ;

- un moyen destiné à exécuter une transaction en réponse à la donnée d'instruction ;

- un moyen pour préparer une donnée de réponse à la donnée d'instruction en adjoignant le nombre séquentiel (1) et le code de fonction OP(A) au résultat (a) issu du moyen d'exécution de la transaction ; et

- un moyen qui, en réponse à chaque donnée d'instruction envoyée depuis le dispositif acceptant les cartes à circuits intégrés, renvoie la donnée de réponse affectée d'au moins ledit nombre séquentiel OP(A) vers le dispositif acceptant les cartes à circuits intégrés.

4. Système selon la revendication 3, caractérisé en ce que, lorsque ladite carte (1) à circuit intégré détecte une donnée d'instruction anormale délivrée par le dispositif (2) acceptant les cartes à circuit intégrés, ladite carte envoie une donnée de réponse comprenant le nombre séquentiel délivré par le dispositif acceptant les cartes, un code de fonction OP(E) indiquant une demande de délivrance, et un résultat traité (ss) indiquant l'anomalie, vers Le dispositif acceptant les cartes.

5. Système selon la revendication 4, caractérisé en ce que Le dispositif acceptant les cartes envoie à ladite carte, en réponse à la réponse indiquant la demande de redélivrance délivrée par la carte à circuit intégré, une instruction de demande de redélivrance avec un code de fonction OP(B) indiquant une demande de redélivrance et un nombre séquentiel ultérieur au nombre séquentiel envoyé précédemment.

6. Système selon la revendication 5, caractérisé en ce qu a réception de l'instruction de demande de redélivrance produit par le dispositif acceptant les cartesvladite carte à circuit intégré renvoie un ultime résultat traité ainsi que le code de fonction indiquant la demande de redélivrance et le nombre séquentiel qui suit le nombre séquentiel reçu immédiatement avant, vers le dispositif acceptant les cartes.

7. Système selon la revendication 6, caractérisé en ce qu'à réception de l'ultime résultat traité avec le code de fonction indiquant la demande de redélivrance et avec le nombre séquentiel suivant le nombre séquentiel reçu immédiatement avant lle dispositif acceptant les cartes à circuits intégrés envoie des données d'instruction ainsi que le code de fonction envoyé depuis la carte et le nombre séquentiel suivant le nombre séquentiel envoyé par ladite carte.