FR2563027A1 - Circuit de traitement de donnees d'image numeriques dans un dispositif d'affichage a trame a haute resolution - Google Patents

Abstract

LE CIRCUIT DE TRAITEMENT COMPORTE UN PROCESSEUR CENTRAL 22 RELIE PAR UN BUS 26 A UN CIRCUIT DE TRAITEMENT D'IMAGES NUMERIQUES 24 ET A UN CIRCUIT D'AFFICHAGE ANALOGIQUE 28 COMMANDE EN INTENSITE. LE CIRCUIT DE TRAITEMENT D'IMAGES NUMERIQUES 24 EST EGALEMENT RELIE AU CIRCUIT D'AFFICHAGE ANALOGIQUE 28 POUR LUI TRANSMETTRE DES SIGNAUX D'AFFICHAGE. LE CIRCUIT D'AFFICHAGE ANALOGIQUE 28 EST CONNECTE A UN TUBE A RAYONS CATHODIQUES 30 POUR LUI ADRESSER DES SIGNAUX DE COMMANDE ET DE BALAYAGE.

Description

L'invention se rapporte d'une façon générale, aux systèmes d'affichage à

trame à haute résolution, et plus particulièrement à un circuit pour traiter les données d'image numériques utilisées pour engendrer l'affichage dans ce type de système.

Dans la technique antérieure, il existe diff6-

rents systèmes d'affichage de données, parmi lesquels des systèmes pour la visualisation directe d'un tube à rayons cathodiques, des systèmes pour la visualisation par projection d'un tube à rayons cathodique et des systèmes à

écran plat (par exemple, des affichages à diodes électro-

luminescentes, des panneaux d'affichage à plasma, des panneaux à écran cathodique plat, etc.). En outre, il existe différents systèmes pour engendrer l'affichage, qui sont destinés à être utilisés dans un système d'affichage particulier. Ces systèmes de génération d'image incluent des systèmes d'affichage à analyse de trame et des

systèmes à écriture par impact.

Récemment, on a étudié plus attentivement le problème de la sécurité aérienne et en particulier, celui de la qualité du contrôle du trafic aérien. Ceci a donné lieu à une étude des équipements de contrôle du trafic aérien actuellement employé et, en particulier, des dispositifs d'affichage utilisés dans ces équipements. On s'est aperçu que ces équipements devaient être améliorés et uniformisés. Dans un souci de moderniser le système de contrôle du trafic aérien aux Etats-Unis, la Federal Aviation Agency (FAA) cherche à s'équiper de postes de de contrôle de trafic aérien normalisés de façon à présenter un affichage de 50,8 cm x 50,8 cm d'au moins 2000 x 2000 pixels (un pixel étant défini comme le plus

petit point adressable pouvant être affiché sur un écran).

La FAA a également exigé que ces affichages soient capables de produire des zones de fond ombrées et des

images en couleur.

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Les affichages qui servent au contrôle du trafic aérien utilisent traditionnellement la technologie à écriture par impact qui est capable de produire un affichage clair et sans scintillement de lignes et de caractères, à des niveaux de luminosité acceptables. Cependant, avec ce type de système d'affichage, il est difficile d'obtenir des zones de fond ombrées et des images en couleur. En particulier, l'obtention de zones ombrées sur l'écran nécessiterait l'utilisation d'un système de déviation de grande puissance susceptible de déplacer le faisceau suffisamment vite pour créer une zone ombrée. De plus, la génération d'un affichage en couleur

nécessiterait l'utilisation d'un équipement nouveau.

Contrairement aux systèmes à écriture par impact,

les systèmes d'affichage à trame (par exemple, les télévi-

sions standard) consomment relativement moins de puis-

sance, ne présentent pas de problème d'ombrage du fond et sont actuellement capables de produire des images en couleur. Cependant, les dispositifs d'affichage à trame actuellement disponibles ne sont pas en mesure d'offrir la vaste zone de visualisation et la haute résolution que nécessitent certaines applications, y compris l'affichage

sur grand écran à haute résolution qu'exige la FAA.

A l'heure actuelle, les postes de télévision commerciaux offrent 525 lignes horizontales, avec un entrelacement de 2 à 1 et un cycle de régénération de 30 hertz. En outre, l'affichage présente environ 300 pixels par ligne horizontale. La nécessité d'une image de 2000 lignes de 2000 pixels, impose donc au système d'affichage des fonctions de manipulations de données considérablement plus importantes que celles d'un poste de télévision commercial. Actuellement, un affichage à trame de haute qualité peut présenter 1280 x 1024 pixels et requiert une bande passante vidéo de 100 à 120 MHz (contrairement à la

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bande passante vidéo d'un émetteur commercial qui est d'environ 3 MHz). En revanche, un affichage de 2048 x 2048 pixels (en arrondissant les 2000 x 2000 pixels requis à une puissance de 2), avec un entrelacement de 2 à 1 et un cycle de régénération de 40 hertz, requiert une bande

passante vidéo d'environ 210 MHz.

Hormis les impératifs de la FAA, il est souhai-

table qu'un dispositif d'affichage de contrôle du trafic aérien présent une haute résolution et puisse afficher

différentes caractéristiques (par exemple, des informa-

tions météorologiques, des données, une trajectoire de vol, des cas d'urgence, une zone cartographique, etc.) d'une façon souple pouvant être modifiée par un opérateur qui visualise l'affichage, et puisse ainsi offrir à ce dernier la possibilité d'interpréter plus clairement les données affichées en réglant l'intensité relative de parties sélectionnées de l'image. Ce type d'affichage souple permettrait également à un contrôleur de trafic aérien de clarifier ce qu'il voit sur l'écran et d'obtenir une meilleure vision de parties spécifiques de l'affichage (par exemple, en éclaircissant ou en obscurcissant certaines caractéristiques de l'affichage) afin de

clarifier l'image observée.

Outre la nécessité d'utiliser le type d'affichage décrit ci-dessus dans des postes de contrôle du trafic aérien, la technique de l'affichage requiert, d'une façon générale, l'utilisation d'écrans de grandes dimensions et à haute résolution, dans diverses industries. Par exemple, ces écrans à haute résolution seraient avantageusement utilisés comme écrans de contrôle dans des domaines tels que l'informatique graphique, la conception assistée par ordinateur (CAO) et la fabrication assistée par ordinateur

(FAO), la médecine, la défense et d'autres domaines.

Il est donc nécessaire, dans la technique de l'affichage, de prévoir des circuits capables de traiter des données d'image numériques à une cadence élevée, pour produire ces données d'image une fois traitées sous forme

de signaux d'affichage pouvant être utilisés dans un sys-

tème d'affichage à analyse de trame à haute résolution. Il est également nécessaire de prévoir des circuits de trai- tement permettant à certains attributs de l'affichage

d'être programmables afin que ce dernier puisse être pro-

grammé de façon à afficher différents types de caractéris-

tiques selon les besoins de différents types d'affichages.

En outre, il est nécessaire de prévoir des circuits d'affichage analogiques capables de recevoir les signaux

d'affichage à vitesse élevée et de commander des affi-

chages à trame à haute résolution. Il faut également prévoir des circuits analogiques capables de changer les

intensités d'affichage relatives de certaines caracté-

ristiques de l'image.

La présente invention a pour but de créer un circuit pour traiter des données d'image numériques dans un système d'affichage à trame à haute résolution, qui remédie aux insuffisances inhérentes aux systèmes

d'affichage de la technique antérieure.

En particulier, la présente invention a pour but de fournir un circuit capable d'engendrer des données d'image ou d'en recevoir d'une source de données d'image,

de stocker en mémoire les données d'image pour un affi-

chage entier (c'est à dire, pour une image), d'extraire ces données d'image de la mémoire et de transmettre à une vitesse élevée des signaux d'affichage pour chaque pixel à un circuit d'affichage analogique, de telle sorte que le système d'affichage à trame soit capable de produire un

affichage à trame à haute résolution.

La présente invention a également pour but de fournir un circuit qui stocke plusieurs attributs pouvant être programmés à la commande de l'opérateur, dans lequel les données d'image stockées dans le circuit sont utilisées

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pour déterminer quels sont, parmi les attributs stockés, ceux qui doivent être lus en tant que signaux d'attribut, et dans lequel les signaux d'attribut sont convertis en

signaux d'affichage qui sont transmis au circuit d'af-

fichage analogique à une fréquence élevée, de telle sorte qu'un affichage à trame à haute résolution puisse être engendré. Le circuit selon la présente invention comprend un certain nombre de caractérisques nouvelles qui sont décrites ci-après. Un processeur graphique est connecté une source de données d'image et de signaux de commande

(par exemple, un processeur central). Une mémoire d'affi-

chage est connectée au processeur graphique pour recevoir les données d'image que doit y écrire le processeur graphique (ou le processeur central) et pour permettre la lecture des données d'image stockées, à la commande du processeur graphique. La mémoire d'affichage transmet les données lues à une table d'attributs (dans laquelle des données d'attribut sont stockées) qui fournit des signaux d'attribut en fonction des données d'image transmises a partir de la mémoire d'affichage. Les signaux d'attribut sont transmis à un convertisseur de fréquence de pixels à une première vitesse, sont convertis en données numériques à une seconde vitesse plus élevée, puis décodés par un décodeur qui fournit des signaux d'affichage, sous forme de données d'entrée à vitesse élevée, à un circuit

d'affichage analogique.

Le circuit conforme à la présente invention peut

produire des données (c'est-a-dire, des signaux d'affi-

chage) à une vitesse élevée, à partir du convertisseur de fréquence de pixels, de sorte que le système d'affichage à trame est capable de produire un affichage à trame à haute résolution et sans scintillation. En outre, l'utilisation de la table d'attributs permet à l'opérateur de programmer les attributs ou les caractéristiques d'affichage (par exemple, caractères alphanumériques, cartes, données météorologiques, plan de vol, etc.) devant être affichés sur l'écran, de telle façon que le type d'image affiché" puisse correspondre au type d'affichage particulier pour lequel le système est utilisé. Le circuit selon la présente invention est particulièrement utile en tant qu'élément d'un système d'affichage à trame utilisé dans un poste de contrôle de trafic aérien. En effet, la cadence de données élevée, à la sortie du convertisseur de fréquence de pixels, permet d'obtenir un affichage à haute résolution qui est d'une importance capitale pour un contrôle efficace du trafic aérien. En outre, le circuit selon la présente invention est particulièrement approprié pour d'autres types de systèmes d'affichage qui requièrent une image à haute résolution. Ces autres applications peuvent inclure, entre autres, des systèmes d'affichage graphique informatiques,

des systèmes d'affichage utilisés en médecine (par exem-

ple, les équipements de diagnostic), les systèmes CAO/FAO et les dispositifs d'affichage complexes utilisés dans les

systèmes de détection et d'exploration militaires.

Les avantages ci-dessus ainsi que d'autres, et des caractéristiques de l'invention apparaîtront plus

clairement à la lecture de la description détaillée qui va

suivre d'un mode de réalisation et en se référant aux dessins annexes sur lesquels: La Fig. 1 est un schéma fonctionnel simplifié d'un type de système d'affichage dans lequel le circuit de traitement des images numériques conforme à l'invention peut être utilisé; La Fig. 2 est un schéma fonctionnel simplifié du circuit de traitement d'images numériques conforme à l'invention; La Fig. 3 est un schéma fonctionnel simplifié du processeur graphique 32 de la Fig. 2; La Fig. 4 est un schéma fonctionnel simplifié de la mémoire d'affichage 34 de la Fig. 2;

Les Fig. 5A et 5B sont des organigrammes décri-

vant la façon dont le processeur central 22 de la Fig.l commande les contrôleurs de données graphiques 44 et 46 de

la Fig. 3 pour écrire des données dans la mémoire d'affi-

chage 34 et pour lire des données à partir de la mémoire d'affichage 34; La Fig. 6 est un schéma fonctionnel simplifié de la table d'attributs 38 de la Fig. 2; La Fig. 7 est un schéma fonctionnel simplifié du convertisseur de fréquence de pixels 40 de la Fig. 2; La Fig. 8 est un schéma fonctionnel simplifié du circuit d'affichage analogique 28 de la Fig. 1, qui reçoit des signaux d'affichage du circuit de traitement d'images numériques conforme à l'invention et engendre des signaux de commande pour commander un tube à rayons cathodiques; La Fig. 9 est un schéma fonctionnel simplifié du circuit amplificateur 108 de la Fig. 8; La Fig. 10 est un schéma du circuit de conversion

numérique/analogique 116, du circuit de commutation d'in-

tensité 118, de la source principale d'intensité 120 et du circuit de conversion d'intensité en tension 122 de la Fig. 9; La Fig. 11 est un schéma du circuit de commande d'affichage 114 de la Fig. 8; La Fig. 1 est un schéma fonctionnel simplifié d'un système d'affichage dans lequel le circuit conforme & la présente invention peut être utilisé. En particulier, la Fig. 1 est un schéma fonctionnel simplifié d'une partie d'une console commune 20 qui est utilisée pour produire

l'affichage principal devant être visualisé par un contr6-

leur de trafic aérien. En pratique, la console commune 20 inclut également un affichage auxiliaire, un affichage

d'entrée de données, un clavier, un dispositif de recher-

che, une alarme et des dispositifs d'entrée à touches pour chacun des affichages. Chaque centre de contrôle de

trafic aérien inclut plusieurs consoles communes possé-

dant chacune un processeur central 22 connecté à un ou plusieurs des miniordinateurs du centre. Les miniordina-

teurs du centre sont eux-mêmes interconnectés à un ordina-

teur hôte principal. Pour des raisons pratiques, la Fig. 1 indique seulement que le processeur central 22 peut être connecté à des périphériques et à des miniordinateurs du centre afin qu'il apparaisse clairement que le processeur central 22 peut recevoir des données d'image destinées à

être affichées sur l'écran principal de la console com-

mune 20.

Sur la Fig. 1, le processeur central 22 transmet des données d'image numériques (par exemple, provenant d'un miniordinateur du centre) à un circuit de traitement d'images numériques 24 qui fait l'objet de la présente

invention. Dans un mode préféré de réalisation, le proces-

seur central 22 est un microprocesseur Motorola MC 68020, connecté au circuit de traitement d'images numériques 24 par l'intermédiaire d'un bus 26. Dans le mode préféré de

réalisation, le bus 26 est un bus Motorola VME. Le proces-

seur central 22 est aussi connecté à un circuit d'affi-

chage analogique 28, par l'intermédiaire du bus 26, pour appliquer des signaux de commande d'intensité au circuit d'affichage analogique 28, à la commande d'un opérateur

(par exemple, d'un contrôleur de trafic aérien). Le cir-

cuit de traitement d'images numériques 24 selon la pré-

sente invention reçoit les données d'images du processeur central 22 et engendre des signaux d'affichage destinés à

un écran monochrome ou à un écran en couleur (c'est-à-

dire, des signaux d'affichage rouges, bleus et verts), à une fréquence de 210 méga-pixels par seconde. Le circuit de traitement d'images numériques 24 transmet également un

signal de synchronisation au circuit d'affichage analo-

gique 28. Le circuit d'affichage analogique 28 engendre trois signaux de sortie de tension qui sont reçus par un tube cathodique 30 (qui constitue l'affichage principal de

la console commune 20) pour commander les canons des cou-

leurs rouge, bleue et verte qui sont utilisés pour former l'affichage. Le circuit d'affichage analogique 28 reçoit

également les signaux de commande d'intensité du proces-

seur central 22 et modifie l'intensité de caractéristiques sélectionnées affichées sur l'écran du tube cathodique 30,

à la commande de l'opérateur. Le circuit d'affichage ana-

logique 28 engendre également un signal de balayage qui

dépend du signal de synchronisation engendré par le cir-

cuit de traitement d'images numériques 24, et ce signal de balayage est utilise pour commander le balayage horizontal

du tube cathodique 30.

Ainsi qu'il ressort de la description qui pré-

cède, le système de la Fig. 1 a spécifiquement été conçu pour être intégré dans une console commune 20 destinée &

être utilisée dans un poste de contrôle de trafic aérien.

Ainsi, pour satisfaire les exigences de la FAA concernant

la taille de l'affichage (50,8 cm x 50,8 cm) et la résolu-

tion, le circuit selon la présente invention a été conçu de façon à engendrer des données pour une image de 2048 x 2048 pixels avec une trame entrelacée selon un rapport de 2 à 1, une fréquence d'images de 40 Hz et une fréquence de trame de 80 Hz. La fréquence de balayage horizontal est de82,2 KHz et la bande passante vidéo requise est de 210 MHz. L'emploi de ces spécifications répond à tous les impératifs de résolution de la FAA, permet d'obtenir une image en couleur et résoud les problèmes d'ombrage du fond que posent les autres technologies. Dans le mode de réalisation préféré, le tube cathodique 30 comprend le système d'affichage en couleur Trinitron de Sony qui offre des avantages considérables pour son utilisation dans un dispositif d'affichage à haute résolution. A l'heure actuelle, Sony ne commercialise pas de tube cathodique

de 50,8 cm x 50,8 cm; en revanche, Sony fabrique un tube -

cathodique qui mesure 76,2 cm en diagonale et qui peut être utilisé pour engendrer une image "à échelle réduite" de 1792 x 1792 pixels, mesurant 45,72 cm x 42,72 cm. Le tube cathodique Sony qui mesure 76,2 cm en diagonale peut donc être utilisé en même temps que le circuit de traitement d'images numériques 24 selon l'invention, pour produire un affichage présentant une résolution nettement

supérieure à celle que l'on peut actuellement obtenir.

La Fig. 2 est un schéma fonctionnel simplifié du circuit de traitement d'images numériques 24 selon la présente invention. Ce circuit de traitement d'images numériques 24 inclut un processeur graphique 32 qui reçoit

des données d'image du processeur central 22, par l'inter-

médiaire du bus 26. Le processeur graphique 32 transmet des données d'adresse à une mémoire d'affichage 36 et y écrit des données, par l'intermédiaire d'un bus graphique 36. La mémoire d'affichage 34 est agencée de telle façon qu'une adresse de mémoire soit directement reliée à une position de l'écran du tube cathodique 30. Lorsque des données sont lues dans la mémoire d'affichage 34, à la commande du processeur graphique 32, les données d'image

(8 bits par pixel) qui sont lues dans la mémoire d'affi-

chage 34 sont utilisées pour adresser une table d'attri-

buts 38. Cette table d'attributs 38 est programmable et stocke des données d'attribut grâce auxquelles les 8 bits par pixel lus dans la mémoire d'affichage 34 peuvent avoir

une signification souhaitée quelconque quant aux caracté-

ristiques de l'image qui apparatt sur l'écran du tube cathodique 30. Par exemple, des attributs peuvent être utilisés pour désigner des couches sur une carte. Ces couches peuvent inclure une couche de carte géographique, une couche de blocs de données, une couche météorologique, une couche de plan de vol, etc. En changeant sélectivement les attributs stockés dans la table d'attributs 38, il est possible d'enlever une couche, de la remettre, d'en changer la couleur, etc. Pour des applications relatives au contrôle du trafic aérien, on utilise des affichages d'avions obtenus par radar et un texte est souvent super- posé sur la même image (par exemple, un plan de vol). S'il le souhaite, l'opérateur peut passer instantanément de l'affichage d'une carte à l'affichage d'un texte et les attributs requis sont alors entièrement différents. Par

exemple, dans un affichage de texte, il peut être souhai-

table que des données particulières soient soulignées en vidéo inverse et clignotent, tandis que dans un affichage

radar, des éléments tels que les informations météoro-

logiques, les cibles, etc., peuvent apparaître dans des couleurs différentes. Des séries d'attributs stockées dans la table d'attributs peuvent inclure l'affichage de 256

couleurs à l'écran, le clignotement obligatoire de certai-

nes parties de l'écran, une carte indépendante, une série indépendante de symboles pour les avions, les données, les

informations météorologiques, etc. Ainsi, grâce à l'utili-

sation de la table d'attributs programmables 38, le sys-

tême d'affichage n'est pas lié de façon rigide à une série d'attributs spécifiques. Ceci va à l'encontre de nombreux dispositifs d'affichage de la technique antérieure, dans lesquels les mémoires d'affichage sont divisées en plans de mémoire de pixels, affectés par câblage à une fonction spécifique. Par exemple, deux plans peuvent être affectés aux pixels de couleur rouge, deux plans aux pixels de couleur bleue et deux plans aux pixels de-couleur verte, etc. Ce type d'affectation préalable limite la souplesse de l'affichage. Par exemple, si deux plans seulement sont affectés par couleur, le pixel est alors limité à quatre

niveaux d'intensité par couleur, ce qui peut être insuf-

fisant pour certaines couleurs et amplement suffisant pour

d'autres.

La table d'attributs 38 peut être programmée, par l'intermédiaire du processeur central 22, de façon à affecter des attributs aux 256 codes pouvant être obtenus lorsque 8 bits par pixel sont utilisés. En d'autres termes, le contenu de chaque adresse de la table d'attributs 38 peut être déterminé par l'intermédiaire du logiciel, à partir du processeur central 22, de façon à modifier la signification à attribuer à un pixel de 8 bits stocké dans la mémoire d'affichage 34. Il en résulte une très grande

souplesse et la possibilité, par exemple, d'utiliser aisé-

ment, à la fois les modes de fonctionnement monochrome et en couleur. Dans le mode monochrome, la table d'attributs 38 peut être programmée à l'aide d'un ensemble de données qui n'activent que le faisceau vert du tube cathodique 30 et utilisent les 8 bits par pixel enregistrés dans la mémoire d'affichage pour produire de nombreux niveaux

d'intensité pour ce faisceau. Ensuite, lorsqu'un affi-

chage en couleur doit être engendré, des données diffé-

rentes peuvent être rechargées dans la table d'attributs 38 de façon remplacer certaines variations d'intensité du faisceau vert par d'autres variantes de couleur. Ce résultat peut être obtenu sans modification du matériel, en changeant simplement les données enregistrées dans la

table d'attributs 38.

Dans le mode préféré de réalisation, 16 pixels de

8 bits chacun (128 bits) sont lus dans la mémoire d'affi-

chage 34 et sont introduits en parallèle dans la table d'attributs 38 qui convertit les 8 bits de données de pixel en 4 bits de données d'intensité pour chaque canon de couleur (c'est-à-dire, rouge, vert et bleu). Ensuite, les signaux d'attribut, constitués par 16 pixels de 12

bits chacun, sont produits en sortie par la table d'attri-

buts 38. Ces signaux d'attribut sont transmis au conver-

tisseur de fréquence de pixels 40 qui inclut un oscil-

lateur fonctionnant à 210 MHz, qui produit l'impulsion d'horloge mère. Cette impulsion d'horloge mère est divisée et appliquée au processeur graphique 32, à la mémoire d'affichage 34 et à la table d'attributs 38. Le processeur graphique 32 engendre des impulsions de synchronisation de trame horizontale et verticale, qui sont appliquées au circuit d'affichage analogique 28, sur la base du signal

d'horloge appliqué au processeur graphique 32.

La principale fonction du convertisseur de fré-

quence de pixels 40 est d'assurer le processus de mise en série des données de pixel à la fréquence vidéo de 210 MHz, au cours duquel les signauk d'attribut (c'est-à-dire, les données de pixel) sont transmis à partir de la table d'attributs 38 en mots parallèles de grande largeur, à la fréquence de 13 MHz. Le convertisseur de fréquence de pixels 40 décode les données de pixel mises en série et transmet le résultat, sous forme de signaux d'affichage, au circuit d'affichage analogique 28. Ainsi qu'il est

décrit en détail ci-après, 10 signaux d'affichage possi-

bles peuvent être produits par le convertisseur de fré-

quence de pixels 40 pour chacun des canons de couleur du

tube cathodique 30. Une partie de la codification initia-

le de la table d'attributs inclut des données indiquant le type de pixel à afficher (par exemple, un pixel de donnée, un pixel de carte, un pixel de fond, un pixel de cible de commande, un pixel de trajectoire de vol, etc.) et le type ou la catégorie de pixel est différencié car il est nécessaire de pouvoir modifier séparément chaque type de pixel indépendamment de sa couleur. Par exemple, si une couleur verte a été affectée aux pixels de carte et si l'opérateur change l'intensité des blocs de données, tous

les pixels de carte doivent changer. Si la table d'attri-

buts 38 reçoit alors des informations qui affectent la couleur bleue aux pixels de carte, l'opérateur doit pouvoir utiliser la même commande d'intensité pour changer l'intensité des pixels de carte bleus. On obtient ainsi

une commande d'intensité indépendante pour neuf classifi-

cations ou types de pixels, et un fond.

Dans le mode préféré de réalisation, le conver-

tisseur de fréquence de pixels 40 est contigu à une partie du circuit d'affichage analogique 28, et physiquement

séparé du reste du circuit de traitement d'images numéri-

ques 24. Pour tenir compte de la séparation physique entre le convertisseur de fréquence de pixels 40 et le reste du

circuit de traitement d'images numériques 24, on a essen-

tiellement réduit la largeur de données du bus au profit de la fréquence d'horloge. Cette configuration permet également de regrouper l'ensemble des circuits analogique et numérique à grande vitesse en un même lieu physique pour faciliter leur protection contre les parasites

électro-magnétiques.

La Fig. 3 est un schéma fonctionnel simplifié du

processeur graphique 32 de la Fig. 2. Le processeur gra-

phique 32, qui fonctionne à la commande du processeur central 22, ne commande pas le bus 26 mais en reçoit des données. Le bus 26 transmet 16 bits de données, 24 bits d'adresse et des signaux de commande à une interface de bus 42. Deux contrôleurs de données graphiques 44 et 46 sont connectés à l'interface de bus 42. Dans le mode préféré de réalisation, les contrôleurs de données graphiques 44 et 46 sont des contrôleurs d'affichage

graphique à intégration à grande échelle (LSI) NEC 7220.

Le contrôleur de données graphiques 46 engendre et com-

mande des configurations de pixels formant des symboles, des vecteurs, des arcs et des cercles, qui sont écrites dans la mémoire d'affichage 34 par l'intermédiaire d'un

multiplexeur de données d'écriture 48 et d'une mémoire-

tampon de données 50 fonctionnant selon le principe du premier entré, premier sorti. En outre, une voie d'accès direct 52 est prévue pour que le processeur central 22 puisse échanger des données directement avec la mémoire

d'affichage 34 ou la table d'attributs 38, par l'intermé- diaire de cette voie d'accès direct 52 et du bus graphique 36. Le

processeur central 22 peut également transmettre

des données à la mémoire d'affichage 34 par l'intermé-

diaire du multiplexeur de données d'écriture 48, de la mémoire-tampon de données 50 et du bus graphique 36. Pour écrire des données directement dans la mémoire d'affichage 34, le processeur central 22 doit d'abord s'assurer que le contrôleur de données graphiques 46 n'est pas en train d'écrire des données dans la mémoire d'affichage 34. Le processeur central 22 sait lorsque le contrôleur de données graphiques 46 écrit des données dans la mémoire d'affichage 34 car ce dernier fonctionne à sa commande. Le

processeur central 22 et le contrôleur de données graphi-

ques 46 partagent donc une porte d'accès à la mémoire d'affichage 34. Si le processeur central 22 n'envoie pas de données d'écriture par l'intermédiaire de la voie d'accès direct 52 ou du multiplexeur de données d'écriture 48, les données de commande sont transmises soit au contrôleur de données graphiques 44, soit au contrôleur de données graphiques 46. Le contrôleur de données graphiques 44 a pour fonction exclusive de régénérer l'écran en envoyant des données d'adresse à la mémoire d'affichage 34, par l'intermédiaire d'un multiplexeur d'adresse 45 et du bus graphique 36, en vue de leur affichage sur l'écran cathodique 30, afin que la mémoire d'affichage 34 soit commandée séquentiellement, par l'intermédiaire de ses

positions de stockage a mesure que l'écran est régénéré.

Le processeur central 22, le contrôleur de données gra-

phiques 44 et le contrôleur de données graphiques 46 partagent en permanence l'accès à la mémoire d'affichage

34. Un multiplexeur d'adresse 47 est utilisé pour déter-

miner si l'accès à la mémoire d'affichage 34 doit être accordé au contrôleur de données graphiques 46 ou au processeur central 22, et les données d'adresse sont

envoyées dans une mémoire-tampon d'adresse 51. Le multi-

plexeur d'adresse 45 détermine si l'accès à la mémoire d'affichage 34 doit être accordé aux données de sortie de la mémoire-tampon d'adresse 51, ou à celles du contrôleur de données graphiques 44. La synchronisation est divisée en phases afin que le contrôleur de données graphiques 44 puisse provoquer la lecture, dans la mémoire d'affichage 34, des données d'image devant être affichées sur le tube cathodique 30, car l'écran doit toujours être régénéré. Un circuit de synchronisation 54 reçoit du convertisseur de fréquence de pixels des signaux d'horloge de 13 MHz et de

26 MHz, et applique un signal de synchronisation à un cir-

cuit de synchronisation 56 qui engendre alternativement un premier signal d'horloge {signal d'horloge 1) et un second

signal d'horloge (signal d'horloge 2) destinés à être res-

pectivement appliqués à l'entrée du contrôleur de données

graphiques 44 et à celle du contrôleur de données graphi-

ques 46. Le premier signal d'horloge active le contrôleur de données graphiques 44 pour qu'il engendre un signal d'adresse de lecture pour lire des données dans la mémoire d'affichage 34, et le second signal d'horloge active le contrôleur de données graphiques 46 pour qu'il écrive des données dans la mémoire d'affichage 34. Le circuit de synchronisation 54 transmet également un signal d'adresse de rangée (SAR), un signal d'adresse de colonne (SAC) et un signal de lecture/écriture (L/E) à mémoire d'affichage

34, par l'intermédiaire du bus graphique 36.

Comme indiqué précédemment, le processeur graphi-

que 32 fonctionne à la commande du processeur central 22.

En conséquence, un circuit de décodage d'adresse 49 est inclus dans le processeur graphique 32 pour décoder un signal indiquant quelle partie du processeur graphique 32 (par exemple, le contrôleur de données graphiques 44, le

contrôleur de données graphiques 46, etc.) est sélec-

tionnée par le processeur central 22. En outre, le circuit de décodage d'adresse 49 peut transmettre un signal de sélection à la mémoire d'affichage 34, par l'intermédiaire

du bus graphique 36.

La Fig. 4 est un schéma fonctionnel simplifié de la mémoire d'affichage 34 qui est essentiellement consti- tuée par une mémoire 58 comprenant des mémoires à acces direct dynamiques (DRAM) de 256 K, organisées en 8 plans de pixels. Chaque plan comprend soixante-quatre DRAM de 256 K qui offrent la capacité nécessaire pour que la mémoire 58 puisse contenir quatre images distinctes (c'est à dire, quatre "pages" indépendantes de 2048 x 2048 pixels). Ainsi, l'une de ces pages peut être sélectionnée en vue d'être affichée tandis que des données peuvent être

écrites dans les trois autres simultanément. Le multi-

plexeur d'adresse 45 transmet des données d'adresse à un multiplexeur d'adresse 60 et à un circuit 62 de sélection de page et de bloc, par l'intermédiaire du bus graphique 36, afin d'adresser la mémoire 58. En fonction des données d'adresse, 64 pixels horizontaux consécutifs de 8 bits chacun (c'est-à-dire, un bit en provenance de chaque DRAM de la mémoire 58) sont lus au cours d'un seul cycle de lecture qui est déterminé par un signal de synchronisation et de commande appliqué à la mémoire 58. Cette opération est exécutée à la fréquence de 3,3 MHz. Une mémoire-tampon de sortie 64 transmet des données d'image constituées chacune par 16 pixels de 8 bits (128 bits) à la table

d'attributs 38.

La mémoire d'affichage 34 inclut également un registre d'attribut 66 qui sert à désigner l'attribut d'une configuration à écrire sur l'écran. Par exemple, les données enregistrées dans le registre d'attribut indiquent si le type de pixel à écrire en mémoire est un pixel de trait, un pixel de caractère, un pixel de carte, etc. La page et le bloc (à l'intérieur de la page) de mémoire dans

lesquels doivent être écrites des données sont sélec-

tionnés par l'intermédiaire du circuit 62 de sélection de page et de bloc, et d'un circuit de sélection et de synchronisation 63, puis un masque d'activation de plan 68

et un masque d'activation de pixel 70 sont positionnés.

Les données sont écrites dans la mémoire 58 par activation de cette dernière (à son entrée E) en vue du stockage du type de données indiqué par le registre d'attribut 66,

pour un maximum de 16 plans de pixels. Le masque d'acti-

vation de plan 68 permet l'écriture des données uniquement dans des plans sélectionnés de la mémoire 58, tandis que le masque d'activation de pixels assure la même fonction

quant au nombre de pixels dans lesquels des données peu-

vent être écrites simultanément. Le processeur central 22 et le contrôleur de données graphiques 46 peuvent écrire 16 pixels différents (128 bits) simultanément. Le masque d'activation de pixels peut donc être utilisé pour limiter à un nombre inférieur à 16, le nombre de pixels dans lesquels peuvent être écrites des données, par exemple, en

fonction de la largeur d'un caractère sur une ligne parti-

culière, etc. Le processeur central 22 fonctionnant de façon asynchrone par rapport au système d'affichage, il

doit contrôler la sortie de la mémoire 58 par l'intermé-

diaire d'un registre de sortie de donnée 72. En raison du volume important de données produites par la mémoire 58, le processeur central 22 transmet le signal de sélection, par l'intermédiaire du bus graphique 36, à un circuit de sélection de bloc de sortie 74 qui ne sélectionne qu'une partie des données provenant du registre de sortie de

données 72.

Les Fig. 5A et 5B sont des organigrammes qui illustrent le fonctionnement du processeur central 22 et

la façon dont il commande le contrôleur de données gra-

phiques 44 et le contrôleur de données graphiques 46 dans le processeur graphique 32. Sur la Fig. 5A, le processeur

central 22 initialise le système en chargeant des attri-

buts dans la table d'attributs 38, en positionnant le masque d'activation de plan 68 et le masque d'activation

de pixels 70. Après l'initialisation, le processeur gra-

phique 36 reçoit des données d'image destinées à être affichées et détermine si le contrôleur de données gra-

phiques 44 a été sélectionné. Dans l'affirmative, le pro-

cesseur central 22 formate une commande pour le contrôleur de données graphiques 44 et lui transmet cette commande à l'aide du sous-programme de transmission de commande (Fig. 5B). Si le contrôleur de données graphiques 44 n'est pas sélectionné, le processeur central 22 détermine si le contrôleur de données graphiques 46 a été sélectionné pour écrire des données dans la mémoire d'affichage 34. Dans l'affirmative, le processeur central 22 sélectionne l'état

d'accès à la mémoire pour le contrôleur de données gra-

phiques 46, formate une commande pour ce dernier et exe-

cute le sous-programme de transmission de commande. Si le

contrôleur de données graphiques 46 n'a pas été sélection-

né pour accéder à la mémoire d'affichage 34, le processeur

central 22 détermine s'il doit accéder lui-même directe-

ment à la mémoire d'affichage 34. Dans l'affirmative, le processeur central 22 sélectionne l'état d'accès direct et enregistre les données dans la mémoire d'affichage 34. Le

processeur central 22 retourne ensuite au programme prin-

cipal pour recevoir d'autres données d'image destinées à être affichées. Si le processeur central 22 ne doit pas accéder directement à la mémoire à accès direct, il retourne néanmoins au programme principal pour recevoir

d'autres données d'image destinées à être affichées.

Dans le sous-programme de transmission de com-

mande (Fig. 5B), le processeur central 22 détermine si le contrôleur de données graphiques sélectionné (44 ou 46) n'est pas occupé. S'il est occupé, le processeur central 22 retourne au début et recommence le test. Si le contrôleur de données graphiques sélectionné (44 ou 46) n'est pas occupé, le processeur central 22 détermine si la

mémoire-tampon de données de commande est vide (c'est-à-

dire, si d'autres commandes attendent d'être exécutées) et, si elle n'est pas vide, le test continue jusqu'à ce que la mémoire-tampon de données de commande soit vide. Si celle-ci est vide, le processeur central 22 stocke une commande dans la mémoire interne du contrôleur de données graphiques sélectionné (44 ou 46), stocke les paramètres (c'est-à-dire, les données) dans des emplacements de la mémoire de paramètres et retourne au programme principal pour recevoir d'autres données d'image destinées à être affichées. Comme il a été décrit précédemment, dans le mode

préféré de réalisation, les contrôleurs de données graphi-

ques 44 et 46 sont des contrôleurs d'affichage graphiques LSI NEC 7220. En conséquence, une fois que le processeur

central 22 a transmis aux contrôleurs de données graphi-

ques 44 et 46 la commande et les paramètres appropriés, les contrôleurs de données graphiques 44 et 46 produisent les données nécessaires sous le contrôle de leurs propres

programmes internes.

La Fig. 6 est un schéma fonctionnel simplifié de la table d'attributs 38 de la Fig. 2. La table d'attributs 38 convertit les 8 bits de données de pixel fournis par

* la mémoire d'affichage 34 en 4 bits de données d'intensi-

té, pour chacun des trois canons à électrons du tube cathodiqque 30 (c'est-à-dire, 12 bits au total). La mémoire-tampon de sortie 64 de la mémoire d'affichage 34 transmet des groupes de 16 pixels de 8 bits chacun en

parallèle (c'est-à-dire, 128 bits au total), à la fré-

quence de 13 MHz, à un multiplexeur d'adresse 76. La table d'attributs 38 inclut une table d'attributs rouges 78, une table d'attributs verts 80 et une table d'attributs

bleus 82. Chacune de ces tables (78, 80 et 82) est consti-

tuée par des mémoires à accès direct de 1K x 8 RAM. En

21 2563027

raison du volume de données produit par la mémoire d'affi-

chage 34, chacune des tables (78, 80 et 82) inclut 16 séries identiques d'attributs, de sorte que les 16 pixels lus en même temps dans la mémoire d'affichage 34 peuvent être utilisés pour adresser simultanément une série des tables d'attributs 78, 80 et 82. Ainsi, pour chaque pixel,

les 8 bits définissant ce pixel sont utilisés pour adres-

ser une série de chacune des tables 78, 80 et 82. A partir des 8 bits introduits pour chaque pixel dans les tables 78, 80 et 82, 12 bits sont appliqués, en tant que signal d'attribut, au convertisseur de- fréquence de pixels 40. Le train de données de sortie de la table d'attributs 38

inclut 16 pixels de 12 bits chacun, synchronisés à 13 MHz.

Dans un autre mode de réalisation, les 8 bits entrés pour chaque pixel sont utilisés pour engendrer une sortie de 8 bits à partir de chacune des tables 78, 80 et 82. Il est donc possible, si on le souhaite, d'obtenir un contrôle

plus précis des couleurs.

Le processeur central 22 accède aux tables 78, 80 et 82 pour permettre la modification, sous le contrôle du programme, de l'attribut associé à l'un quelconque des codes de pixel à 8 bits. La table appropriée, parmi les tables 78, 80 et 82, ainsi que l'adresse d'écriture dans cette table, sont désignées par les données d'adresse que transmet le processeur central 22, par l'intermédiaire du multiplexeur d'adresse 76 et d'un circuit de sélection de couleur d'écriture 84. Une mémoire-tampon de données 86, et des circuits de données d'entrée bleues, vertes et rouges 88, 90 et 92, sont utilisés pour écrire le nouvel attribut à l'adresse indiquée, dans les 16 séries de la

table qui a été désignée parmi les tables 78, 80 et 82.

La modification des tables 78, 80 et 82 ne se produit que pendant le retour du spot vertical et se produit donc instantanément, sans perturber l'affichage. Les circuits de données d'entrée bleues, vertes et rouges 88, 90 et 92, sont des mémoires à accès direct à masque qui stockent temporairement les données d'attribut devant être écrites dans les tables 78, 80 et 82, puis écrivent les nouvelles données dans les tables 78, 80 et 82 lorsque l'écran est inactif. Dans le mode préféré de réalisation, les mémoires à accès direct qui forment les tables 77, 80 et 82 ont une capacité suffisante pour stocker les codes d'attributs

distincts de chacune des quatre pages de la mémoire d'af-

fichage 34. Ceci est particulièrement intéressant lorsque

la mémoire d'affichage 34 stocke différents types d'affi-

chages (c'est-à-dire, sur chacune de ses quatre pages)

pour lesquels différentes tables d'attributs sont néces-

saires. Ainsi, l'utilisation d'une mémoire permettant la codification distincte de quatre tables d'attributs offre

des avantages considérables quant à la souplesse de l'af-

fichage. De plus, cette mémoire supplémentaire peut être utilisée pour spécifier des attributs différents pour le même affichage. Par exemple, il peut être souhaitable de changer les couleurs, etc. pour certaines parties de l'affichage. Ces séries d'attributs puvent être affectées à différents plans de la mémoire d'affichage 34 et les attributs peuvent être aisément changes puis rétablis de façon à varier la couleur de différentes caractéristiques

de l'affichage.

La Fig. 7 est un schéma fonctionnel simplifié du convertisseur de fréquence de pixels 40 de la Fig. 2, qui reçoit les signaux d'attribut des tables d'attributs 78, et 82 (Fig. 5). Le convertisseur de fréquence de pixels inclut une horloge de 210 MHz 94 et un compteur 96 qui assure la synchronisation, non seulement du convertisseur

de fréquence de pixels 40 mais aussi du processeur graphi-

que 32, de la mémoire d'affichage 34 et de la table d'at-

tributs 38. Le convertisseur de fréquence de pixels 40 inclut des circuits de conversion 98 de logique

transistor-transistor (TTL) en logique à couplage d'émet-

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teur (ECL) pour convertir les signaux d'attribut en

signaux logiques appartenant à une famille ultra-rapide.

Dans le mode de réalisation préféré, des circuits intégrés ECL de la famille Faichild 100K sont utilisés pour les circuits de conversion de TTL en ECL 98. Les signaux de sortie de circuits de conversion de TTL en ECL 98 sont ensuite appliqués à des multiplexeurs 102, par l'intermédiaire de registres de synchronisation 100. Les registres de synchronisation 100 assurent des fonctions de synchronisation et les multiplexeurs 102 multiplient le débit de données par un facteur. de 16, en recevant 64 bits et en produisant 4 bits en sortie à une vitesse 16 fois supérieure. Les signaux de sortie des multiplexeurs 102 sont transmis, par l'intermédiaire de registres de synchronisation 104, à des décodeurs 106 qui décodent les signaux de sortie à 4 bits de synchronisation 104 et produisent un signal de sortie (signal d'affichage) sur l'une des dix lignes de sortie différentielles de chacun

des décodeurs 106.

Les signaux de sortie des registres de synchro-

nisation 104 sont constitués par 12 bits qui sont synchro-

nisés à 210 MHz. Chaque série de 4 bits correspond a une entrée appliquée à l'un des trois canons de couleur du tube cathodique 30 et doit être synchronisée à moins de 0,5 ns pour répondre aux impératifs de convergence de l'affichage. Chaque série de 4 bits qui est appliquée à l'entrée des décodeurs 106 doit être synchronisée à 0,5 ns pour permettre une réaction correcte des décodeurs 106 et du circuit d'affichage analogique 28. En outre, le front

des impulsions appliquées à l'entrée du circuit d'affi-

chage analogique 28 doit avoir une durée inférieure à 1 ns pour garantir une commutation correcte. C'est pourquoi des circuits de logique ECL de la série 100K sont utilisés pour obtenir les performances voulues. Le convertisseur de fréquence de pixels 40 convertit (c'est-à-dire, met en série) un train de 16 pixels en un pixel unique transmis à une fréquence 16 fois supérieure. C'est en raison de cette fréquence de données élevée (210 MHz) que le convertisseur de fréquence de pixels 40 doit être placé aussi près que possible de l'amplificateur à large bande qui constitue une partie du circuit d'affichage analogique 28. C'est grace au convertisseur de fréquence de pixels 40 que le circuit de traitement d'images numériques peut produire 210 millions de pixels par seconde à raison de 4 bits par canon de couleur. En outre, comme le convertisseur de fréquence de pixels 40 reçoit des données d'entrée à une fréquence de 13 MHz, les données peuvent être traitées à

une fréquence inférieure jusqu'à ce qu'elles soient appli-

quees a l'entrée du circuit d'affichage analogique 28.

Les Fig. 8 à 11 sont des schémas détaillés du

circuit d'affichage analogique 28.

La Fig. 8 est un schéma fonctionnel simplifié du circuit d'affichage analogique 28 de la Fig. 1. Le circuit d'affichage analogique 28 inclut un premier, un second et un troisième circuits amplificateurs 108, 110 et 112, qui constituent un amplificateur à large bande, afin qu'un circuit amplificateur soit associé à chacun des canons de

couleur rouge, bleu et vert de l'écran cathodique 30.

Chacun des circuits amplificateurs 108, 110 et 112 reçoit

le signal d'affichage produit par le décodeur 106 appro-

prié du convertisseur de fréquence de pixels 40 (Fig. 7) et engendre le signale de commande rouge, bleu ou vert

correspondant qui est appliqué à l'entrée du tube catho-

dique 30. Le circuit d'affichage analogique 28 inclut également un circuit de commande d'affichage 114 qui reçoit le signal de synchronisation produit par le circuit de traitement d'images numériques 24 et produit un signal

de balayage destiné à commander l'analyse du tube cathodi-

que 30.

La Fig. 9 est un schéma fonctionnel simplifié de un des circuits amplificateurs (par exemple, le circuit amplificateur 108) de la Fig. 8. Chacun des circuits amplificateurs 108, 110 et 112 de la Fig. 8 est semblable au circuit amplificateur illustré à la Fig. 9. Le circuit amplificateur 108 inclut dix canaux 115, comprenant chacun un circuit de conversion de numérique en analogique 116,

réglable par l'opérateur (et connecté au bus 26 pour rece-

voir un signal de commande d'intensité du processeur

central 22) et un circuit de commutation d'intensité 118.

Chaque circuit de conversion de numérique en analogique

116 applique un signal de tension au circuit de commuta-

tion d'intensité 118 qui est connecté de façon à recevoir une intensité d'une source principale d'intensité 120. Les

circuits de commutation d'intensité 118 sont respective-

ment connectés aux dix lignes différentielles placées & la sortie du circuit décodeur 106 connecté à l'amplificateur 108. Pendant une analyse de trame, l'un des dix signaux de sortie des lignes différentielles est sélectionne pour chaque pixel par le circuit décodeur 106 et un signal d'affichage est engendré, de sorte qu'un seul des dix circuits de commutation d'intensité 108 est sélectionné la fois. Chacun des signaux des dix lignes différentielles appliqués aux circuits de commutation d'intensité 118 (et donc, chacun des dix canaux 115) correspond a un attribut

particulier de l'affichage, par exemple, carte d'arrière-

plan, symboles, informations météorologiques, caractères alphanumériques, trajectoires de vols, radar, etc. Le

signal d'affichage produit par chaque décodeur 106 sélec-

tionne d'un des dix attributs pour chaque pixel et agit comme un signal de commutation uniquement pour le signal

appliqué par une ligne différentielle à l'entrée du cir-

cuit de commutation d'intensité 118 qui est sélectionné.

Le circuit de commutation d'intensité 118 sélectionné applique un signal d'intensité à un circuit de conversion

d'intensité en tension 122 qui engendre le signal de com-

mande (dans ce cas, le signal de commande rouge) destiné

au tube cathodique 30.

La Fig. 10 est un schéma qui illustre de façon détaillée un canal 115 (c'est-à-dire, l'un des circuits de conversion numérique/analogique 116 et l'un des circuits

118) ainsi que sa connexion à la source d'intensité prin-

cipale 120 et au convertisseur d'intensité en tension 122.

Le circuit de conversion numérique/analogique 116 inclut un convertisseur numérique/analogique à 8 bits 124 et un amplificateur opérationnel 126.. Le convertisseur numérique/analogique à 8 bits 124 reçoit, comme signal de commande d'intensité, une valeur de commande d'intensité numérique à 8 bits transmise par le processeur central 22, par l'intermédiaire du bus 26. Comme le convertisseur

numérique/analogique 124 est à 8 bits, il peut être ini-

tialisé à 256 valeurs différentes et donc, lorsque l'opé-

rateur varie ces 256 valeurs initiales, le canal de sortie correspondant peut prendre l'une quelconque de ces 256 valeurs. De même, chacun des convertisseurs numérique/ analogique 124 des autres circuits convertisseurs numérique/analogique 116 peut prendre n'importe quel ensemble de 256 valeurs. Sur une image affichée, l'oeil

humain ne peut distinguer qu'environ 20 niveaux diffé-

rents, de sorte que la possibilité de produire 256 niveaux différents pour chacun des canaux signifie en fait que chacun d'eux est réglable en permanence. L'opérateur a la possibilité de régler chacun des canaux 115 séparément (par exemple, par l'emploi d'un écran à entrée à touches), provoquant ainsi l'envoi, par le processeur central 22, d'une nouvelle valeur de commande d'intensité numérique à

8 bits au canal 115 à régler.

Le convertisseur numérique/analogique à 8 bits 124 applique une intensité (en fonction de la valeur

de commande d'intensité numérique à 8 bits) à l'amplifi-

cateur opérationnel 126 qui transmet un signal de tension au circuit de commutation d'intensité 118. Le circuit de

commutation d'intensité 118 comprend un circuit de commu-

tation ECL à vitesse élevée, et la tension qui traverse les résistances d'émetteur 119 détermine la quantité de courant qui traverse chaque circuit de commutation d'in- tensité 118. La variation du signal appliqué à l'entrée du convertisseur numérique/analogique 124 fait varier la tension de sortie de l'amplificateur opérationnel 126 et le courant pouvant circuler dans le circuit de commutation d'intensité 118. Le circuit de commutation d'intensité 118 inclut également un récepteur de ligne ECL 128 qui reçoit les signaux de sortie de l'une des lignes différentielles

du décodeur correspondant 106. pi le circuit de commuta-

tion d'intensité 118 du canal 115 illustré à la Fig.10 est sélectionné, le récepteur de ligne ECL 128 engendre un signal de commutation qui permet au courant provenant de la source principale d'intensité 120 de circuler dans le circuit de commutation d'intensité 118, de sorte que ce dernier engendre un signal d'intensité qui est transmis au convertisseur d'intensité en tension 122. A noter que les sorties du circuit de commutation d'intensité 118 sont reliées l'une à l'autre pour appliquer deux signaux à l'entrée du convertisseur d'intensité en tension 122 car un seul parmi les circuits de commutation d'intensité 118 est sélectionné à un moment spécifique donné. En résumé, le circuit de commutation d'intensité 118 est mis en fonction et hors fonction selon le signal qui lui est transmis sur la ligne différentielle par le circuit décodeur 106, afin de permettre au courant provenant de la source principale d'intensité 120 de circuler dans le circuit de commutation d'intensité 118; et le signal de tension produit par le convertisseur numérique/analogique 116 détermine la valeur du courant pouvant circuler dans le circuit de commutation d'intensité 118 et être produite par celui- ci. Il est nécessaire d'utiliser un circuit de commutation d'intensité 118 au lieu d'un commutateur de tension en raison du fonctionnement à vitesse élevée que requiert l'affichage à trame à haute résolution engendré par le circuit selon la présente invention. En' d'autres termes, le circuit de commutation d'intensité 118 doit être capable d'assurer une commutation à la fréquence de

210 MHz (c'est-à-dire que l'un des dix canaux est sélec-

tionné pour chacun des pixels 210 millions de fois par

seconde). Un commutateur de tension ne pourrait pas assu-

rer cette fonction en raison des capacités inhérentes à ce

type de système.

Le convertisseur d'intensité en tension 122 est un amplificateur à base commune.dans lequel les signaux de sortie d'intensité du circuit de commutation d'intensité 118 sont appliqués aux émetteurs des transistors 130 et 132. Le circuit de commutation 118 agit donc comme une

source d'intensité variable pour le convertisseur d'inten-

sité en tension 122. Le signal de commande produit par le convertisseur d'intensité en tension (essentiellement une différence de tension) commande la grille dans un sens et la cathode dans un autre, ce qui engendre une différence de tension entre les deux. Cette différence de tension se

traduit en une différence de luminosité.

Si les niveaux d'intensité de couleur sont les seuls attributs utilisés pour l'affichage, l'on peut avoir, à un moment quelconque donné, neufniveaux de luminosité différents (pour chaque couleur) sur l'écran; cependant, l'un quelconque de ces neuf niveaux peut être varié (par l'intermédiaire du convertisseur numérique/ analogique 124) de façon à donner 256 niveaux individuels différents. Le mode préféré de réalisation comprend neuf niveaux variables différents (correspondant aux canaux 1 à 9) et un dixième canal appelé 'noir". Ceci est dO au fait que la sortie de grille du convertisseur d'intensité en tension 122 étant à couplage capacitif, elle ne peut pas comporter de composants à courant continu. Une diode

134 est donc utilisée pour produire un niveau de rétablis-

sement de courant continu pour engendrer le niveau "noir".

Ainsi, neuf des canaux sont réglables par l'opérateur et le dixième canal assure un réglage de maintien. Dans le mode préféré de réalisation, les neuf canaux réglables servent à produire six niveaux de luminosité d'affichage simultanés (la luminosité de chaque niveau étant réglable individuellement et en permanence par l'opérateur) et

trois niveaux d'ombre réglables.

Dans le mode préféré de réalisation, le conver-

tisseur de fréquence de pixels 40 et une partie au moins du circuit d'affichage analogique 28 sont constitués par un circuit hybride. En particulier, il est nécessaire que les sorties du convertisseur de fréquence de pixels 40 et les entrées des circuits de commutation d'intensité 118 soient spécifiquement en contact les unes avec les autres en raison de la vitesse élevée a laquelle les données sont traitées. Dans des conditions idéales, le convertisseur de fréquence de pixels 40 et les circuits amplificateurs 108, et 112 sont conçus comme un circuit hybride, afin que système puisse effectivement fonctionner à 210 MHz. En

revanche, si le système est construit à l'aide de compo-

sants séparés, on peut prévoir une bande passante vidéo comprise entre 160 et 180 MHz. Cette configuration permet d'obtenir un affichage offrant une résolution sensiblement meilleure que celle qui est actuellement disponible mais l'utilisation d'un circuit hybride permet d'obtenir le haut niveau de résolution souhaité qui a été décrit

précédemment.

La Fig. 11 est un schéma fonctionnel simplifié du circuit de commande d'affichage 114 de la Fig. 8. Dans la technique antérieure, les dispositifs d'écriture par impact utilisent un circuit à réaction à amplificateur

opérationnel comme amplificateur de déviation linéaire.

impact utilisent un circuit à réaction à amplificateur

opérationnel comme amplificateur de déviation linéaire.

Cependant, ce type de système requiert une puissance importante pour faire passer rapidement le courant dans la bobine de déviation. Par ailleurs, les postes de télévi-

sion que l'on trouve dans le commerce utilisent une capa-

cité et une bobine de déviation, associées à un commuta-

teur qui s'ouvre et se ferme, comme générateur de balayage à grande vitesse. Un système résonnant de ce type ne requiert pas une puissance importante mais ne comporte pas les moyens de commande qu'offre le système à amplificateur

de déviation linéaire utilisé dans les dispositifs d'écri-

ture à impact.

Comme le montre la Fig. 11, le circuit de com-

mande d'affichage 114 utilisé dans le système selon l'invention associe un amplificateur de déviation linéaire et un amplificateur résonnant. Comme on le voit sur cette figure, le circuit de commande d'affichage 114 inclut un amplificateur de correction de géométrie 134 et un circuit de commutation 136 couplé à un transistor 138, lequel est connecté à la sortie de l'amplificateur de correction de géométrie 134. Lorsque le circuit de commutation 136 est fermé et que l'analyse est effectivement exécutée, le circuit de commande d'affichage 114 fonctionne comme un amplificateur à réaction linéaire, une intensité étant fournie par l'intermédiaire d'une bobine de déviation 140

et la tension qui traverse une résistance 142 étant réin-

jectée à une entrée de l'amplificateur de correction de

géométrie 134. Lorsqu'un retour rapide du spot est néces-

saire, le signal de synchronisation d'entrée fait commuter le circuit de commutation 136, et le circuit de commande d'affichage 114 devient un amplificateur résonnant. Ainsi, un même circuit permet de réaliser l'économie de puissance qu'offre un amplificateur résonnant à retour rapide du spot et d'obtenir les possibilités de commande qu'offre un

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amplificateur linéaire. Le processeur central 22 transmet des signaux de commande de géométrie aux entrées de l'amplificateur de correction de géométrie 134 afin de compenser les différentes distances que doit parcourir le faisceau d'électrons dans le tube cathodique 30 avant de frapper l'écran. Par exemple, un faisceau d'électrons qui frappe un angle de l'écran parcourt une distance beaucoup plus grande qu'un faisceau qui frappe le centre de l'écran. Les signaux de commande de géométrie produits par le processeur central 22 compensent cette différence afin que l'image produite sur l'écran cathodique 30 ne soit pas déformée. Le circuit de traitement d'images numériques 24

selon la présente invention fonctionne de la façon sui-

vante. Le processeur graphique 32 (Fig. 2 et 3) reçoit des données d'image du processeur central 22 et les stocke

dans la mémoire d'affichage 34 (Fig. 2 et 4). Le proces-

seur graphique 32 provoque également la lecture des données dans la mémoire d'affichage 34 et leur entrée dans la table d'attributs (Fig. 2 et 6) qui reçoit 8 bits de données pour chaque pixel enregistré dans la mémoire d'affichage 34 et produit 12 bits de données d'attribut

(4 bits pour chaque canon de couleur) comme signaux d'at-

tributs. Les données enregistrées dans la table d'attri-

buts 38 peuvent être modifiées par le processeur graphique 32, de sorte que les attributs devant être affichés pour chaque couleur peuvent être modifies en fonction du type d'image à afficher. De plus, la table d'attributs 38 peut être modifiée sans qu'il soit nécessaire d'apporter des changements au matériel, simplement en récrivant les données enregistrées dans la table d'attributs 38. La table d'attributs 38 applique, comme signaux d'attribut, seize pixels de 12 bits (4 bits par couleur) à l'entrée

du convertisseur de fréquence de pixels 40 (Fig. 2 et 7).

Pour que puisse être obtenu le fonctionnement à vitesse élevée requis, le convertisseur de fréquence de pixels 40 convertit les signaux qu'il reçoit en signaux de logique ECL à vitesse élevée, par l'intermédiaire des circuits de conversion de TTL en ECL 98, et trois multiplexeurs 102 (un pour chaque canon de couleur) reçoivent chacun seize pixels à 4 bits et produisent 4 bits à une fréquence 16 fois plus élevée. Les signaux de sortie des multiplexeurs 102 sont ensuite synchronisés, par l'intermédiaire des

registres de synchronisation 104, à la commande de l'hor-

loge 94 de 210 MHz, puis transmis aux décodeurs 106.

Chacun des décodeurs 106 décode les signaux d'entrée à 4 bits qu'il reçoit et engendre un signal d'affichage sur l'une des dix lignes différentielles qui sont connectées à la sortie de chaque décodeur 106. Les signaux d'affichage sont transmis au circuit d'affichage analogique 28 (Fig. 1 et 8 à 11) qui transmet des signaux de commande et un

signal de balayage à l'écran cathodique 30 afin que l'af-

fichage & trame à haute résolution souhaité soit formée

sur l'écran.

Le circuit de traitement d'images numériques

selon la présente invention offre des avantages considé-

rables pour les systèmes d'affichage à trame à haute réso-

lution, en raison de son débit de données élevé et de la large bande passante vidéo qui en découle. En outre,

l'utilisation de la table d'attributs programmable consti-

tue un moyen simple de changer la série d'attributs appli-

cable à un type d'affichage particulier devant apparaître sur l'écran cathodique 30. Le circuit selon l'invention a été décrit dans le cadre d'une console commune pour un poste de contr8le de trafic aérien mais le circuit de traitement d'images numériques conforme à l'invention peut s'appliquer à n'importe quel type de système d'affichage à

trame dans lequel une image à haute résolution est néces-

saire. Par exemple, le circuit de traitement d'images numériques selon l'invention convient particulièrement aux systèmes d'affichage graphique informatiques, aux systèmes CAO/FAO, aux systèmes de diagnostic médical utilisant un écran et aux systèmes de surveillance militaire. En outre, le circuit selon la présente invention a été décrit pour la génération d'une image en couleur mais le même circuit

peut également être utilisé pour engendrer une image mono-

chrome. Dans ce cas, un nombre d'attributs encore supé-

rieur peut être obtenu pour l'affichage sur l'écran du

tube cathodique 30.

Claims (13)

REVENDICATIONS

1. Circuit pour traiter des données d'image numé-

riques, destiné à être utilisé dans un système d'affichage à trame comportant un circuit d'affichage analogique pour commander un tube cathodique (30) muni d'un écran, caractérisé en ce qu'il comprend: un premier dispositif pour produire des données d'image numériques définissant des pixels à afficher sur l'écran (30) du tube cathodique, pour produire un signal

de lecture et pour produire des données d'attribut desti-

nés à définir la catégorie de chaque pixel à afficher sur l'écran (30) du tube cathodique, ces pixels pouvant être répartis en plusieurs catégories; un second dispositif, connecté audit premier dispositif, pour stocker les données d'image numériques et pour lire lesdites données pour chaque pixel, en tant que données de pixel, à la commande du signal de lecture;

un troisième dispositif, connecté auxdits pre-

mier et second dispositifs, pour stocker les données d'attribut et pour produire en sortie un signal d'attribut pour les données de pixel correspondant à chaque pixel, en fonction des données de pixel produites par ledit second dispositif, les données d'attribut stockées dans ledit troisième dispositif étant adressées par les données de pixel lues à partir dudit second dispositif; un quatrième dispositif, connecté audit troisième dispositif et au circuit d'affichage analogique, pour recevoir les signaux d'attribut pour plusieurs pixels sous forme de données d'entrée en parallèle à une première fréquence, et pour engendrer un signal d'affichage pour chaque pixel à une seconde fréquence supérieure à la première fréquence, ledit quatrième dispositif produisant sur des lignes différentielles plusieurs signaux de sortie correspondant au nombre de catégories de pixels, et le signal d'affichage pour chaque pixel n'étant produit que

sur l'une des lignes de sortie différentielles, sélec-

tionnée en fonction du signal d'attribut lu à partir dudit

troisième dispositif.

2. Circuit selon la revendication 1, caractérisé en ce que ledit quatrième dispositif comprend: un dispositif pour convertir les signaux d'attri-

but correspondant aux différents pixels en signaux logi-

ques ECL; un dispositif pour produire un signal d'horloge à la seconde fréquence; un dispositif, connecté audit dispositif de conversion et audit dispositif de génération de signal

d'horloge, pour multiplexer les signaux d'attribut conver-

tis en signaux de logique ECL pour les différents pixels, à la commande dudit signal d'horloge, et pour produire un signal multiplexé en série; un dispositif connecté audit dispositif de multiplexage et au circuit d'affichage analogique, pour décoder le signal multiplexé en série et pour transmettre

le signal d'affichage, sur la ligne de sortie différen-

tielle sélectionnée, au circuit d'affichage analogique à

la seconde fréquence.

3. Circuit selon la revendication 2, caractérisé en ce que ledit premier dispositif comprend: un premier contrôleur de données graphiques (44) pour engendrer le signal de lecture destiné à régénérer l'écran du tube cathodique; un second contrôleur de données graphiques (46) pour engendrer les données d'image numériquesdéfinissant les pixels à afficher sur l'écran du tube cathodique;

un dispositif pour produire les données d'at-

tribut.

4. Circuit selon la revendication 3, caractérisé en ce que ledit second dispositif comprend une mémoire (58) à

accès sélectif dynamique.

5. Circuit selon la revendication 4, caractérisé en ce que ledit troisième dispositif comprend une mémoire à

accès sélectif.

6. Circuit pour traiter des données d'image numé-

riques, destiné à être utilisé dans un système d'affichage à trame comportant un circuit d'affichage analogique, pour commander un premier, un second et un troisième canons de couleur d'un tube cathodique muni d'un écran, caractérisé en ce qu'il comprend: un premier dispositif pour produire des données d'image numériques définissant les pixels à afficher sur l'écran du tube cathodique; un second dispositif pour produire des données d'attribut afin de définir les attributs des images à afficher sur le tube cathodique, les données d'attribut définissant les différentes catégories de pixels pouvant être affichées sur l'écran du tube cathodique; un troisième dispositif pour produire un signal de lecture; une mémoire d'affichage (34), connectée audit premier dispositif et audit troisième dispositif, pour stocker les données d'image numériques et pour lire les données d'image numériques pour chaque pixel, en tant que données de pixel, à la commande du signal de lecture; une table d'attributs (38), connectée à ladite mémoire d'affichage (34) et audit second dispositif, pour stocker les données d'attribut et pour produire en sortie, pour les données de pixel correspondant à chaque pixel, un

premier, un second et un troisième signaux d'attribut cor-

respondant au premier, au second et au troisième canons de couleur du tube cathodique, les données d'attribut stockées dans ladite table d'attributs étant adressée par les données de pixel correspondant à chaque pixel lu dans ladite mémoire d'affichage; et un convertisseur de fréquence de pixels (40), connecté à ladite table d'attributs et audit circuit d'affichage analogique, pour recevoir à une première fréquence le premier, le second et le troisième signaux d'attribut correspondant à plusieurs pixels, et pour engendrer un premier, un second et un troisième signaux d'affichage pour chaque pixel, à une seconde fréquence

supérieure à la première, le circuit d'affichage analogi-

que commandant le premier, le second et le troisième canons de couleur du tube cathodique pour chaque pixel, en fonction, respectivement, du premier, du second et du

troisième signaux d'affichage.

7. Circuit selon la revendication 6, caractérisé en ce que ledit convertisseur de fréquence de pixels comprend un dispositif pour convertir le premier, le second et le troisième signaux d'attribut correspondant à chacun des différents pixels en signaux de logique ECL; une horloge fonctionnant à la seconde fréquence un dispositif, connecté audit dispositif de conversion et à ladite horloge, pour multiplexer le premier, le second et le troisième signaux d'attribut convertis en signaux de logique ECL pour les différents pixels, à la commande de ladite horloge, et pour produire un premier, un second et un troisième signaux multiplexés en série pour chaque pixel; et un dispositif, connecté audit dispositif de multiplexage et audit circuit d'affichage analogique, pour décoder le premier, le second et le troisième signaux multiplexés en série, et pour transmettre au circuit d'affichage analogique le premier, le second et le troisième signaux d'affichage correspondant à chaque pixel,

à la seconde fréquence.

8. Circuit selon la revendication 7, caractérisé en ce que ladite mémoire d'affichage comprend une mémoire à

accès sélectif dynamique.

9. Circuit selon la revendication 8, caractérisé en ce que ladite table d'attributs comprend une mémoire à

accès sélectif.

10. Circuit pour traiter les données d'image numé-

riques, destiné à être utilisé dans un système d'affichage à trame comportant un circuit d'affichage analogique pour commander un tube cathodique muni d'un écran, caractérisé en ce qu'il comprend: un premier dispositif pour produire des données d'image numériques définissant des pixels à afficher sur l'écran du tube cathodique; un second dispositif pour produire des données d'attribut destinées à définir la catégorie de chaque pixel à afficher sur l'écran du tube cathodique, les pixels pouvant être répartis en' plusieurs catégories différentes; un troisième dispositif pour produire un signal de lecture; une mémoire d'affichage, connectée audit premier dispositif et audit troisième dispositif, pour stocker les données d'image numériques et pour lire les données d'image numériques pour chaque pixel, en tant que données de pixel, à la commande du signal de lecture; une table d'attributs, connectée à ladite mémoire d'affichage et audit second dispositif, pour stocker les données d'attribut et pour produire en sortie un signal d'attribut pour les données de pixel correspondant à chaque pixel, en fonction des données de pixel produites par ladite mémoire d'affichage, les données d'attribut stockées dans ladite table d'attributs étant adressées par les données de pixel lues à partir de ladite mémoire d'affichage; un convertisseur de fréquence de pixels, connecté à ladite table d'attributs et audit circuit d'affichage analogique, pour recevoir à une première fréquence les signaux d'attribut pour plusieurs pixels, sous forme de données d'entrée en parallèle, et pour engendrer un signal

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d'affichage pour chaque pixel à une seconde fréquence supérieure à la première, ledit convertisseur de fréquence de pixels comportant plusieurs lignes différentielles de sortie correspondant au nombre de catégories de pixels, et le signal d'affichage pour chaque pixel n'étant transmis qu'à une seule des lignes différentielles de sortie en fonction du signal d'attribut lu à partir de ladite table d'attributs.

11. Circuit selon la revendication 10, caractérisé en ce que ledit convertisseur de fréquence de pixels comprend:

un dispositif pour convertir les signaux d'attri-

but correspondant aux différents pixels en signaux de logique ECL; une horloge fonctionnant à la seconde fréquence; un dispositif connecté audit dispositif de conversion et à ladite horloge, pour multiplexer les signaux d'attribut convertis en signaux de logique ECL

pour les différents pixels, à la commande de ladite hor-

loge, et pour produire un signal multiplexé en série; et

un dispositif connecté audit dispositif de multi-

plexage et audit circuit d'affichage analogique, pour décoder le signal multiplexé en série et pour transmettre au circuit d'affichage analogique, à la seconde fréquence, le signal d'affichage correspondant à chaque pixel sur la

ligne de sortie différentielle sélectionnée.

12. Circuit selon la revendication 11, caractérisé en ce que ladite mémoire d'affichage comprend une mémoire à

accès direct dynamique.

13. Circuit selon la revendication 12, caractérisé en ce que ladite table d'attributs comprend une mémoire à

accès direct.

LEGENDESFIGURE 1.

A - VERS DES MINIORDINATEURS DU CENTRE

B - DONNEES D'IMAGE

C - SYNCHRONISATION

D - SIGNAUX D'AFFICHAGE

E - COMMANDE D'INTENSITE

F - SIGNAL DE COMMANDE

G - SIGNAL DE BALAYAGE

LEGENDESFIGURE 2.

A - SYNCHRONISATION

B - HORLOGE

C - SIGNAUX D'AFFICHAGE

LEGENDES FIGURE 3.

A - ADRESSE DE LECTURE

B - SIGNAL D'HORLOGE 1

C - SIGNAL D'HORLOGE 2

D - HORLOGE

E - SAR

F - SAC

G - L/E

H - SELECTION

-) l'i -

LEGENDES FIGURE 4.

A - SAR

B - SAL

C - L/E

D - SYNCHRONISATION/COMMANDE

E - SELECTION

F - ENTREE - D

G - ADRESSE

H - SORTIE - D

SIIOKNW Na SSaNNO SaaG aOY DOIS EN SgflIHdVIU SSSNNOG Sa UnSIOHNOD nV HSNVWWOD VI Sa NOISSISN-FI aHIOWZN IDSHIa SaDOV NOIIDSIS InO SHiowaw I1SHIGa SSDDV NON aCNVWOD SNaiG SDVIkSgHOJ aanvwos açNnu vi3YLIOi ZO S2t0IHdIVE aSNoa a NNOG n G nfONO lHnOd aaIOwHw SHDDV NOI1Da'IS InO mro S NOIIDSqSS Z oN SHflIHVH) SSSNNOa au nSOHLUNOD NON 1oN nÈIHdVUaD SaaNNOG SQ IalONOU OD n NaaNVOD V' aG NOISSIWSNVI GSaNVWWoD SNflG HVIMWHOd Ina t4 Z aNNOIDgIUS IoN SSfIIHdWgE SaaNNOa SU H HlOUINOD

OeVWIa SSaNNOG SSG NOIldaSa -

SIHXId aG NOIVAIIDVa a OSVWR fa NOIGVSIIVIIINI NVId Sa NOIIVAIIDVG SaÈSk5W na NOIIVSIUIVIINI S&lSIU&lVG aIVI VUI Sa NOILVSIWVIIINI 5 NOILVSI'IVIINI b 1Z0 ú,9 S3* V9 lI saND i2Oú95Z r

LEGENDES FIGURE 5B.

A - TRANSMISSION COMMANDE

B - CONTROLEUR DE DONNEES GRAPHIQUES OCCUPE ?

C - NON

D - OUI

E - MEMOIRE-TAMPON DE COMMANDE VIDE ?

F - STOCKAGE DE LA COMMANDE DANS LA MEMOIRE DU CONTROLEUR

DE DONNEES GRAPHIQUES

G - STOCKAGE DES PARAMETRES DANS LA MEMOIRE DU CONTROLEUR

DE DONNEES GRAPHIQUES

H - RETOUR

MfiMSSMDO?1f na &NvNNAOMa) IflJ&IHD2,a aSSaUMV - 3 sInSIaLV,8a XnfVNIS - a

(SDVHDIMVI G

aUIO0aW VU SC &NVNRAOUd) aJnIDq sa SSSGIV - V 0 9nIa SgGN9a //

LEGENDES FIGURE 7.

A - IMPULSION D'HORLOGE MERE

B - ROUGE EN PROVENANCE DE 78

C - LIGNES DIFFERENTIELLES

D - VERT EN PROVENANCE DE 80

E - BLEU EN PROVENANCE DE 82

LEGENDES FIGURE 8.

A - COMMANDE D'INTENSITE

B - LIGNES DIFFERENTIELLES (10)

C - VERT

D - BLEU

E - ROUGE

F - SIGNAUX DE COMMANDE VERS LE TUBE CATHODIQUE 30

G - SYNCHRONISATION

H - VERS LE TUBE CATHODIQUE 30

I - SIGNAL DE BALAYAGE

LEGENDE FIGURE 9.

A - LIGNE DIFFERENTIELLE N 1

B - SIGNAL DE COMMANDE

C - VERS LE TUBE CATHODIQUE 30

D - LIGNE DIFFERENTIELLE N 2

E - COMMANDE D'INTENSITE

F - LIGNE DIFFERENTIELLE N 10

LEGENDE FIGURE 10.

A - COMMANDE D'INTENSITE

B - LIGNE DIFFERENTIELLE

C - REFERENCE DE TENSION

D - CATHODE DU TUBE CATHODIQUE

E - GRILLE DU TUBE CATHODIQUE

F - VERS LES SORTIES DES AUTRES CANAUX

G - REFERENCE DE TENSION

H - AMP OP

NOIIVSINOUHONAS - a SIUSW9 sa ScNVWWOD - V

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