FR2498797A1 - Dispositif d'introduction et de lecture de donnees dans une memoire - Google Patents

Abstract

L'INVENTION CONCERNE UN DISPOSITIF QUI PERMET DE SELECTIONNER UNE CASE QUELCONQUE D'UNE MEMOIRE ET D'Y INSCRIRE DES DONNEES. IL PERMET EGALEMENT DE LIRE DES DONNEES DEJA INSCRITES DANS CETTE MEMOIRE. ELLE CONSISTE EN UNE LOGIQUE ELECTRONIQUE QUI PERMET DE GERER UN ENSEMBLE DE COMMANDE. CET ENSEMBLE COMPREND UN CLAVIER HEXADECIMAL 112 SUR LEQUEL ON FRAPPE L'ADRESSE OU LA DONNEE. CETTE ADRESSE EST LUE SUR UN PREMIER AFFICHEUR 108 ET LA DONNEE SUR UN DEUXIEME AFFICHEUR 109. UN PREMIER BOUTON-POUSSOIR 110 PERMET DE REMETTRE L'ENSEMBLE A ZERO, ET UN DEUXIEME BOUTON-POUSSOIR 111 PERMET D'INTRODUIRE LA DONNEE A ECRIRE. UN PREMIER INVERSEUR 105 PERMET DE SELECTIONNER LA FONCTION D'ADRESSAGE OU D'INSCRIPTION, ET UN DEUXIEME INVERSEUR 102 PERMET DE SELECTIONNER LA FONCTION D'ECRITURE OU DE LECTURE. ELLE PERMET DE LIRE OU DE MODIFIER SIMPLEMENT LE CONTENU DE LA MEMOIRE D'UN ORDINATEUR PAR EXEMPLE.

Description

DISPOSITIF DlNTRODUCTION ET DE LECTURE
DE DONNEES DANS UNE MEMOIRE
La pressente invention se rapporte aux dispositifs d'introduction et de lecture de données dans une mémoire qui permettent de réaliser ces opérations sous la commande d'un opérateur. Un tel dispositif, lorsqu'il est relié aux entrées d'un ordinateur par exemple, permet soit de lire le contenu de la mémoire centrale de cet ordinateur, soit day introduire sous la forme de signaux électriques binaires les données numériques ou alphanumériques choisies par l'opérateur.

li est connu de manière courante d'utiliser pour cet usage un téléimprimeur. Dans des systèmes plus modernes on utilise une console de visualisation munie d'un davier adéquat.

Ces dispositifs sont sans doute pratiques mais leur taille et leur complexité les rendent particulièrement coûteux. t
On souhaite dans certains cas, particulièrement pour de petits ordinateurs à usage pédagogique, disposer d'un dispositif à la fois simple et peu coûteux.

Pour satisfaire ce besoin, rinventon propose un dispositif dtintro- duction et de lecture de données dans une mémoire, principalement caractérisé en ce qu'il comprend: un unclavier hexadécimal pour fournir seize signaux de données; - un premier bouton-poussoir pour fournir un signal de remise à zéro; - un deuxième bouton-poussoir pour fournir un signal de validation; - un premier inverseur pour fournir un signal de sélection d'adresse ou un signal de sélection de données ; - un deuxième inverseur pour fournir un signal de commande d'écriture ou un signal de commande de lecture; - quatre voyants pour indiquer les états de ces deux inverseurs; - un premier afficheur pour visualiser deux caractères hexadécimaux indiquant l'adresse de la case sélectionnée dans la mémoire ;; - un deuxième afficheur pour visualiser trois caractères hexadécimaux indiquant la donnée lue ou écrite dans la me moire ; et - une logique électronique pour prendre en compte les signaux émis par le clavier, les boutons-poussoir, et les inverseurs, pour commander les afficheurs, pour émettre vers la mémoire le signal d'adresse de la case, le signal à y inscrire et un signal de validation d'écriture ou de lecture, ou pour recevoir de cette mémoire le signal qui y est lu.

D'autres particularités et avantages de rinvention apparaitront clairement dans la description suivante présentée à titre d'exemple non limitatif et faite en regard des figures annexées suivantes:
- la figure 1, qui représente le pupitre de commande d'un dispositif selon l'invention;
- la figure 2, qui représente le schéma de principe du circuit électronique de ce dispositif; et
- les figures 3 à 7, qui représentent respectivement les schémas des organes 201, 202, 203, 209 et 210 de la figure 2.

Les organes dé commande d'un dispositif selon rinvention sont rassemblés sur la face avant d'un pupitre qui est représenté sur la figure 1.

Le dispositif est alimenté à partir d'une source de tension continue susceptible d'alimenter directement les circuits contenus dans le dispositif. Un interrupteur arr#t-mardhe 101 délivre un signal, qui est un niveau "1" logique, permettant de commander un certain nombre de fonctions dans le dispositif.

Ce "1" logique est notamment appliqué à l'entrée d'un inverseur écriture-lecture 102 dont les deux sorties peuvent délivrer un signal WR de commande d'écriture ou un signal RD de commande de lecture. Deux voyants lumineux 103 et 104 permettent sous la commande de ces signaux
WR et RD de rappeler le mode de fonctionnement sélectionné par l'inverseur 102.

Ce "1" logique est aussi appliqué à l"entrée d'un inverseur adressedonnées 105 dont les deux sorties peuvent délivrer un signal SA de sélection d'adresses, ou un signal SD de sélection de données. Deux voyants lumineux 106 et 107 permettent sous la commande de ces signaux
SA et SD de rappeler le type de signaux ainsi sélectionne.

Un afficheur à deux caractères 108 permet d'afficher en hexa
décimal l'adresse de la case mémoire silectionnée.

Un autre afficheur 109 à trois caractères permet d'afficher en
hexadécimal le contenu de la case mémoire dont l'adresse est affichée sur , l'afficheur 108.

Le "1" logique provenant de l'interrupteur 101 est aussi appliqué à
l'entrée d'une touche à impulsions 110 de remise à zéro dont h sortie
délivre un signal RZI lorsque cette touche est enfoncée.

Une touche à impulsions 111 d'introduction de donnes et d'in
crémentation de l'adresse est aussi alimentée par l'interrupteur 101 et
délivre sur sa sortie lorsqu'elle est enfoncee un signal infra
Un davier hexadécimal 112 reçoit lui aussi le "1" logique de
l'interrupteur 101 et délivre sur chacune de ses seize sorties, lorsque la
touche correspondante est enfoncée, l'un des signaux 0 à 9 ou A à F.

Les signaux ainsi délivrés par les différents organes rassemblés sur
la face avant du dispositif sont appliqués à un circuit électronique dont le
schéma synoptique est représenté sur la figure 2. Les connexions d'entrée
sur lesquelles arrivent ces signaux sont identifiées par un rond plein situé
à leur extrémité. Les autres connexions, munies de flèches, correspondent
à des liaisons internes reliant les différents modules, ou pour certaines
d'entreelles à des connexions dirigées vers rintérieur.

Les signaux 0 à F provenant du davier sont appliques à un circuit
201 de saisie de clavier qui reçoit également le signal de remise à zéro
RZI et le signal d'introduction INTRO. il reçoit d'autre part deux horloges
Internes H et H10. ll émet enfin un signal de prise en compte ST, un signal
de remise à zéro propre RZ, un signal d'introduction propre IN, et un
signal binaire parallèle codant la touche du clavier utilisé sur une liaison
parallèle Bl omnibus connue sous l'abréviation "bus" que nous utiliserons
par la suite.

Ce bus B1 est connecté à un circuit d'affichage d'adresse 202 qui
reçoit également deux signaux de validation AI et A2, le signal IN et le
signal RZ. Ce circuit d'affichage émet sur un deuxième bus B2 un signal
parallèle binaire IDAO à IDA7 donnant l'adresse de la mémoire sélec
tionnée. Ce bus est dirigé vers l'appareil extérieur auquel est connecté le
dispositif d'introduction et de lecture.

Deux subdivisions du bus B1 sont appliquées respectivement à deux
éléments 203 et 204 de l'afficheur 103 sur lesquels viennent s'inscrire les
chiffres représentant l'adresse sélecticnnée Ces afficheurs reçoivent
respectivement des signaux de validation LAI et LA2.

Le bus B1 est également appliqué â un circuit d'affichage de données
105 qui reçoit par ailleurs les signaux de validation Dl, D2 et D3, et le signal de commande d'écriture WR Il émet sur un troisième bus B3 un
signal binaire parallèle de 12 bits lDDO à lDDll#qui repréSe#te la donnée qui est à inscrire dans la case mémoire selectionnée.

11 envoie également ces signaux par trois subdivisions du bus B3 à trois éléments 206 à 208 de l'afficheur 109 qui permettent d'afficher en hexadécimal la donnée à inscrire. Ces trois afficheurs reçoivent égale- ment et respectivement des signaux de validation LD1 à LD3.

Le dispositif comporte en outre une logique de chargement d'affichage d'adresse 209 et une logique de chargement d'affichage de donnée 210.

La logique 209 reçoit le signal SA de sélection d'adresse. Elle reçoit également les signaux internes ST, RZ et IN. Elle émet les signaux internes de validation Ai, AZ, LAI, LA2
La logique 210 reçoit les signaux de sélection donnée SD, d'intro duction propre IN, de commande d'écriture WR, et de commande de lecture RD. Elle émet les signaux de validation D1, D2, D3, LD1, LD2 et
LD3, ainsi que les signaux de validation d'écriture WRID et de validation de lecture RDID.

L'horloge interne est un circuit banal et ne sera donc pas représentée. Elle délivre un premier signal d'horloge H carré de période 1 milliseconde, et un deuxième signal d'horloge H10 obtenu par division à partir du premier et dont la période est de 10 millisecondes.

Le circuit de saisie de clavier 201 est représenté sur la figure 3.

Un compteur par seize 301 compte les signaux d'horloge H qui lui parviennent par l'intermédiaire d'une porte 302 fermée par un signal interne BST. Les quatre étages 1, 2, 4, 8 de ce compteur sont reliés par l'intermédiaire d'un bus interne B31 à l'entrée d'un multiplexeur par seize 303 qui reçoit sur ses seizes entrées 0 à15 les seize signaux 0 à F émis par le davier hexadécimal du dispositif. Ce multiplexeur explore donc sous la commande du compteur 301 les états des touches du clavier.

Dès que dans cette exploration un signal apparaît en sortie du multiplexeur 303, correspondant à l'enfoncement de la touche explosée à ce moment, il est émis vers l'entrée de positionnement d'une bascule du type RS 304 par l'intermédiaire d'une porte 305 qui est ouverte par l'horloge H pour éviter les signaux parasites. La bascule 304 se positionne et émet sur sa sortie le signal BST qui vient tout d'abord fermer la porte 302 et donc arrêter le compteur 301 dans l'état qui marque le numéro de la touche qui vient dêtre enfoncée.

Le signal BST ouvre une porte 306 qui délivre horloge H à un compteur par seize 307. li se met alors à compter les impulsions de l'horloge H et émet au bout de seize de ces impulsions un signal CAR sur sa sortie. Ce signal est appliqué à la porte 306 qu'il ferme, ce qui arrête le compteur 307, et à une porte 308 qui reçoit par ailleurs Horloge H et le signal de sortie inversé du multiplexeur 303. Si la touche a été reikée pendant la durée du fonctionnement du compteur 307, le signal CAR n'étant pas encore apparu, la porte 308 n'est par validée et h bascule BST reste marquée. Le compteur 307 continue d'être incrémenté par la porte 306 sur le signal H.Ce n'est qu'à l'apparition de CAR que la porte 308 sera validée. Ce circuit permet ainsi de donner un délai minimum de 15 millisecondes pour la prise en compte de l'action sur une touche du clavier et éviter les rebondissements de contact. Si la touche reste enfoncée cette prise en compte dure plus longtemps mais cela n'a pas d'importance.

Le bus B31 délivre l'adresse de la touche à un dispositif amplificateur 309 qui reçoit sur son entrée de validation le signal BST. Les quatre sorties de cet amplificateur 309 forment le bus Bl sur lequel apparaissent les signaux Cl, C2, C4 et C8 qui représentent l'adresse hexadécimale de la touche du clavier sélectionnée validée pendant la durée de l'enfoncement de cette touche.

Le signal BST est appliqué par l'intermédiaire d'une porte 310 à un circuit amplificateur 311 qui délivre le signal ST. Cette porte 310 est ouverte par une sortie d'une bascule multiple 312 du type D qui reçoit sur son entrée de donnée BST et sur son entrée d'horloge H10. Ainsi l'apparition de ST est retardée de la durée de l'horloge, mais par contre sa disparition est immédiate lorsque BST disparaît
Deux autres étages de la bascule multiple 312 reçoivent respectivement en entrée RZI et INTRO, et délivrent sur leurs sorties respectivement RZ et IN. Ces signaux sont ainsi débarassés des rebondissements éventuels dans les contacts et mis en phase avec ST (par l'intermédiaire de H10).

Ainsi chaque touche du davier hexadécimal est explorée pendant 1,2 milliseconde toutes les 19,2 millisecondes mais l'information correspondant à l'enfcncement d'une touche n'est pris en compte que Si elle apparaît ou bien si elle reste présente pendant les 600 microsecondes qui s'écoulent après un front de montée de l'horloge H.

L'adresse qui apparat ainsi sur le bus B1 est tout d'abord appliquée au circuit d'affichage d'adresse 202 dont le schéma est représenté sur la figure 4.

Les quatre fils du bus B1 sont connectés simultanément sur les quatre étages de deux compteurs par seize 401 et 402. Ces compteurs comportent des entrées de remise à zéro qui reçoivent le signal RZ. Le compteur 402 comporte une entrée d'horloge qui reçoit le signal IN. il comporte une sortie qui émet un signal lorsque le compteur a fini de compter par seize et qui est reliée à l'entrée d'horloge du compteur 401, ce qui réalise donc un compteur par 256 pour l'ensemble de ces deux compteurs.

Chacun des compteurs comprend enfin une entrée sur lesquelles sont appliqués respectivement pour les compteurs 401 et 402 les signaux AI et
A2 de validation d'adresse.

Lorsque les signaux binaires Cl à C8 sont vrais pour l'un des compteurs, ce qui est déterminé par l'apparition pour ce compteur de l'un des signaux Al ou A2, les étages du compteur correspondant sont forcés sur les états déterminés par ces signaux C1 à Ca.

L'adresse est ainsi inscrite successivement dans le compteur 401 puis dans le compteur 402.

Dans le mode où l'on désire incrémenter cette adresse à raide du bouton-poussoir 111 qui délivre le signal intro, le compteur 402 reçoit le signal IN à chaque action sur le poussoir 111 et avance d'un cran. Lorsqu'il a avancé de seize crans il envoie un signal sur le compteur 401 qui avance à son tour d'un cran. On peut ainsi à partir d'une adresse initiale classée dans ces compteurs, les incrémenter jusqu'à la valeur désirée par des actions successives sur le poussoir 111
Les sorties des étages de ces deux compteurs numérotées 1, 2, 4, 8 pour le compteur 402, et 16, 32, 64, 128 pour compteur 401, sont réunies respectivement à quatre fils pour le premier compteur et quatre fils pour le second. Ces fils forment un ensemble de huit fils en parallèle correspondant à un bus B42.Ce but est appliqué à un dispositif amplificateur 403 qui permet de délivrer les informations sous un niveau et une impédance corrects sur le bus de sortie 62 où ron trouve le signal parallèle binaire d'adresse formé des huit signaux IDAO à IDA7.

Les quatre premiers fils de 842 provenant du compteur 402 sont également appliqués à l'élément d'afficheur 203, et les quatre autres fils provenant du compteur 401 à l'élément d'afficheur 204. Ces éléments comprennent leurs décodeurs incorporés et permettent d'afficher l'adresse en hexadécimal puisque l'on a quatre bits d'information par élément. Pour éviter un clignotement erratique de ceux-ci l'affichage est validé par les deux signaux de validation LAI et LA2.

Les signaux nécessaires au chargement de l'adresse sont fournis par la logique de chargement d'adresse 209 dont le schéma est représenté sur la figure 5.

Lorsque l'inverseur adresseaonnée 105 fournit le signal SA sélectionnant les données, celui-ci ouvre une porte 501.

Lorsque le premier caractère d'adresse apparat sur 61 de manière stable, il est validé par le signal ST. ST est alors appliqué par la porte 501 à rentrée d'horloge d'une bascule 502 de type D dont la sortie barre a été mise à I par l'entrée de repositionnement actionnée par le signal RZ.

Lorsque le signal ST arrive sur l'entrée d'horloge, elle bascule donc de manière à présenter un niveau haut sur sa sortie directe. Préalablement à ce basculement le signal ST délivré par la porte 501 est transmis par une porte 503 qui est elle-meme ouverte par l'entrée barre de la bascule 502.

Le retard apporté par le basculement de cette bascule est suffisant pour
laisser transiter ST par la porte 503 qui délivre alors le signal AI.

Ce signal AI est alors appliqué à l'entrée de validation du compteur
401 ce qui permet à ce dernier d'enregistrer les signaux Cl à C8.

A 1 est également appliqué à Ventrée de positionnement d'une
bascule 504 de type D qui reçoit sur son entrée de donnée un signal zéro.

Sous Faction de AI elle se positionne pour délivrer un signal de validation
BAI qui après passage dans un amplificateur 505 devient le signal de
validation LAI, qui valide l'élément 203. Cette bascule 504 mémorise
donc le signal AI pour obtenir un signal LAI permanent alors que AI est
fugitif.

Le signal ST en-sortie de la porte 501 est également appliqué à une porte 506 qui est ouverte par la sortie directe de la bascule 502, qui est mise à 1 lors de l'affichage du premier caractère. Pour l'affichage du deuxième caractère, lorsque ST arrive il peut donc traverser cette porte 506 pour donner le signal de validation A2 qui autorise la mémorisation dans le compteur 402 de ce deuxième caractère représenté par les signaux
Cl à CS.

Par son action sur l'entrée d'horloge de la bascule 502, celle-ci revient à sa position initiale avec un délai suffisant pour que A2 ait pu actionner les circuits sur lesquels il est appliqué.

A2 est également appliqué sur l'entrée de positionnement d'une bascule lui07 de type D qui délivre alors un signal de validation BA2 correspondant cette fois-ci à une mémorisation de A2. BA2 est appliqué à un amplificateur S08 qui délivre avec un niveau et une impédance suffisante le signal de validation de LA2 au deuxième élément.

BA2 est également appliqué à une porte 509 dont l'autre entrée est connectée à la sortie barre de la bascule 502. Cette porte est reliée à une entrée inverseuse de la porte 501 et ainsi après l'affichage du deuxième caractère cette porte 509 ferme la porte 501 ce qui empêche des signaux
ST ultérieurs de venir activer le système. Ainsi après l'affichage de deux caractères pour l'adresse on ne peut plus modifier directement celle-ci par action sur le clavier.

Un premier moyen pour changer cette adresse consiste alors à
émettre un signal de remise à zéro RZ. Celui-ci est tout d'abord appliqué
sur les entrées de repositionnement des bascules 504 à 507, ce qui efface
les signaux BAI et BA2 et donc éteint, par l'intermédiaire des signaux
LAI et LA2, les éléments 203 et 204.

RZ est également appliqué, par l'intermédiaire d'un amplificateur 510, sur l'entrée de repositionnement de la bascule 502 ce qui la remet en tout état de cause dans son état initial. le signal de validation BA2 ayant disparu, la porte 509 se ferme et la porte 501 se rouvre, ce qui permet au signal ST correspondant à un nouvel affichage ultérieur de faire fonctuo ner la bascule 502, et donc l'ensemble de la logique de chargement d'adresse.

Pour pouvoir incrément l'adresse en actionnant le bouton poussoir 111, le signal IN qui en résulte est tout d'abord appliqué à rentrée de repositionnement de la bascule 502 par l'intermédiaire de l'amplificateur 510, ce qui remet le dispositif dans son état initial. Il est étalement appliqué aux entrées d'horloge des bascules S04 et 507, dont les entrées de données reçoivent un signal zéro.Ainsi ces bascules se positionnent en supprimant les signaux de validation BAI et BAZ. Le signal IN est aussi appliqué sur la bascule 511 de type RS, directement sur rentrée de positionnement pour délivrer un signal de validation BA3 qui appliqué aux deux amplificateurs SOS et 5%. Ces deux amplificateurs délivrent ainsi les signaux de validation LAI et LA2 aux deux afficheurs 203 et 204, en dépit du fait que les signaux BAI et BA2 ont disparu. La logique de chargement ne sert alors qu'à délivrer ces signaux de validation aux afficheurs et ne commande plus le circuit d'affichage d'adresse. Celui-ci fonctionne alors sous la commande du signal IN qui comme on ra vu plus haut le fait progresser pas par pas à chaque impulsion sur le boutorpoussoir 111.

Lorsque l'adresse sélectionnée est celle qui est désirée, on bascule l'interrupteur 105 dans la position donnée et l'interrupteur 102 dans rune des positions écriture ou lecture désirée. Les signaux en provenance du clavier sur le bus Bl sont alors pris en compte par le circuit d'affichage des données 205 dont le schéma est représenté sur la figure 6.

Les quatre fils de Bl sont connectés en parallèle sur trois registres
601 à 603. Ces registres reçoivent par ailleurs le signal RZ sur leur entrée
de remise à zéro, et respectivement des signaux de validation D1 à D3 qui
permettent la mémorisation dans le registre désiré des signaux CI à C8 présents sur B1.

Les quatre fils de sortie de ces registres sont réunis en un bus B63 comportant donc douze fils en parallèle sur lesquels se trouve en binaire la donnée à inscrire dans la mémoire à laquelle est relié le dispositif.

Ce bus B63 arrive sur un amplificateur 604 du type à trois états à la sortie duquel se trouve relié le bus bidirectionnel B3. Cet amplificateur 604 agit sous la commande d'un signal WRID qui selon qu'il est présent ou absent permet de délivrer sur B3 les signaux selon l'un des deux états haut ou bas correspondant à une logique binaire, ou au contraire présente en sortie une impédance élevée qui correspond à une absence de connection de B3 sur cette sortie. Lorsque les données sont présentes, elles sont dirigées d'une part vers la mémoire qui doit être chargée à partir du dispositif sous la forme des douze signaux IDDO à IDDll. Ces mêmes signaux sont d'autre part dirigés vers l'entrée d'un amplificateur 605 qui les délivre sur un bus interne B64.

Lorsque l'amplificateur 604 est dans l'état coupé, les données en provenance de la mémoire à laquelle est relié le dispositif arrivent par le bus B3 et sont alors appliquées par l'amplificateur 603 sur le bus B64. Ce bus B64 reçoit donc toujours des données, que le dispositif soit en position d'écriture ou de lecture.

Les douze fils du bus B64 sont répartis quatre par quatre sur trois éléments d'afficheur 206 à 208 qui permettent de visualiser en hexadécimal la donnée qui est soit lue dans la case mémoire, soit à inscrire dans cette case mémoire.

Ces afficheurs sont validés respectivement par des signaux de validation LDI à LD3.

Les signaux nécessaires au fonctionnement du circuit d'affichage de donnée sont délivrés par la logique de chargement d'affichage de donnée dont le schéma est représenté sur la figure 7.

Un compteur par seize 701 compte les impulsions du signal ST délivrées par une porte 702 elle-même ouverte par le signal SD obtenu à partir de l'interrupteur 105 qui sélectionne le mode donnée.

Ce compteur est remis à zéro par l'un des signaux, RD obtenu à partir de l'interrupteur 102 et indiquant le mode lecture dans la mémoire,
RZ donnant la remise à zéro générale, ou IN correspondant à Pintro- duction. Ces signaux sont appliqués sur l'entrée de remise à zéro du compteur par l'intermédiaire d'un amplificateur 703.

Les états des trois premiers étages du compteur sont décodés par un décodeur binaire décimal 704 qui est validé par le signal ST reçu de la porte 702.

Après l'arrivée de chaque signal ST correspondant à l'entrée de chacun des trois caractères de donnée, le décodeur 704 émet sur successivement chacune de ses sorties 0, 1 et 2 l'un des signaux de validation Dl,
D2 ou D3. Ces signaux sont appliqués par l'intermédiaire de trois amplificateurs 705 à 707 respectivement aux entrées de positionnement de trois bascules 708 à 710 du type D.

Les signaux D1 à D3 sont aussi appliqués respectivement sur les entrées de validation des registres 601 à 603. Ainsi lors de l'arrivée du premier caractère de donnée, il est inscrit dans le compteur 601 sous l'action du signal Dl. Ce signal Dl disparaît après avoir agi, mais il a été mémorisé dans la bascule 708 qui applique en permanence le signal LD1 à l'élément 208, lequel affiche en hexadécimal le caractère reçu du registre 601 par l'intermédiaire des bus B63 et B64 et des amplificateurs 604 et 605.

Le deuxième caractère est chargé dans le registre 602 et affiché sur l'élément 709, puis le troisième caractère est de même mémorisé dans le registre 603 et affiché sur l'élément 208.

Comme le compteur 701 est à seize positions, une éventuelle action sur le clavier après l'affichage du troisième caractère n'est pas prise en compte jusqu'à ce que le compteur ayant fait un tour complet revienne à son point de départ. Ceci forme une sécurité contre des actions intempestives sur ce clavier après l'affichage des trois caractères de donnée.

En cas d'erreur, une action sur la touche 110 permet de remettre à zéro le contenu des registres et du compteur 701. Le signal RZ est également appliqué par l'intermédiaire d'un amplificateur 711 aux entrées
de repositionnement des bascules 708 à 710, ce qui provoque la disparition
des signaux LDI à LD3 et ce qui donc éteint les afficheurs 206 à 208.

Quand les caractères de donnée sont ainsi enregistrés dans les
registres 601 à 603 et affichés sur les afficheurs corespondants, une
action sur le bouton-poussoir 111 provoque l'émission du signal IN qui
passe par une porte 713 laquelle est ouverte par les signaux LD3 et W R.

Le signal WRID en sortie de cette porte est adressé à la mémoire
extérieure qui est reliée au dispositif et dans laquelle doit être chargée la
donnée par l'intermédiaire de ce dispositif. LD3 permet de ne prendre en
compte la donnée que lorsqu'elle est complète.

Le signal IN est alors simultanément appliqué aux entrées d'horloge des bascules 708 à 710. Les entrées de donnée de ces bascules étant reliées à un niveau logique "0", les sorties sur lesquelles apparaissent les signaux LDI à LD3 prennent donc ce niveau 1tu", ce qui éteint l'affichage des données, à la disparition de IN.

Comme on l'a vu plus haut le signal IN remet à zéro le compteur 701 et incrémente l'adresse affichée sur l'afficheur 108. On peut ainsi au choix soit inscrire une donnée dans l'adresse suivant la précédente, soit afficher une nouvelle adresse et une nouvelle donnée.

Lorsque inverseur 102 est basculé en position lecture, le signal RD est émis. Il est appliqué à une porte 714 qui est ouverte par le signal LA2, donc seulement lorsque l'adresse de la position mémoire désirée est complète. La sortie de cette porte 714 est appliquée simultanément sur les trois amplificateurs 705 à 707 qui délivrent alors les signaux D1 à D3 lesquels positionnement les bascules 708 à 710 pour délivrer les signaux LD 1 à LD3, ce qui autorise les éléments 206 à 208 à afficher la donnée lue dans la mémoire et transmise par les bus B3 et B64.

Pour éviter une lecture erronée au cours de l'affichage d'une nouvelle adresse, que cet affichage soit fait manuellement ou par l'intermédiaire du signal IN, le signal RD est appliqué sur les entrées de repositionnement des bascules 708 à 710 par l'intermédiaire de lwamplifi- cateur 711 et d'une porte 712 qui est fermée par le signal LA2 appliqué sur une entrée inverseuse de cette porte.

L'ordre de lecture RD est également envoyé vers la mémoire par l'intermédiaire d'un amplificateur 715 qui délivre un signal RDID sous une amplitude et une impédance convenables.

Le dispositif d'introduction et de lecture de données dans une mémoire ainsi décrit permet donc avec un matériel relativement simple de lire et d'écrire les données dans une telle mémoire avec un maximum d'efficacité et de sécurité.

Claims (6)

REVENDICATIONS

1. Dispositif d'introduction et de lecture de données dans une mémoire, caractérisé en ce qu'il comprend: - un clavier hexadécimal (112) pour fournir seize signaux de données (O

F); 5 - un premier bouton-poussoir (110) pour fournir un signal de remise à zéro (RZ); - un deuxième bouton-poussoir (111) pour fournir un signal de validation (INTRO); - un premier inverseur (1OS) pour fournir un signal de sélection d'adresse (SA) ou un signal de sélection de données (SD); - un deuxième inverseur (102) pour fournir un signal de commande d'écriture (WR) ou un signal de commande de lecture (RD); - quatre voyants (103, 104, 106, 107) pour indiquer les états de ces deux inverseurs;; - un premier afficheur (108) pour visualiser deux caractères hexadécimaux indiquant l'adresse de la case sélectionnée dans la mémoire; - un deuxième afficheur (109) pour visualiser trois caractères hexadécimaux indiquant la donnée lue ou écrites dans la mémoire ; et - une logique électronique pour prendre en compte les signaux émis par le davier, les boutons-poussoir, et les inverseurs, pour commander les afficheurs, pour émettre vers la mémoire le signal (lDAOlDA7) d'adresse de la case, le signal à y inscrire (JDD#IDDI I) et un signal de validation d'écriture (WRID) ou de lecture (RDID), ou pour recevoir de cette mémoire le signal qui y est lu (IDDGIDDll).

2. Dispositif selon la revendication 1, caractérisé en ce que la logique électronique comprend un circuit de saisie de clavier comportant: - un multiplexeur (303) commandé par un compteur (301) pour explorer successivement les touches du clavier (112) et délivrer sur sa sortie le signal (O-F) fourni par la touche enfoncée lorsqu'elle est explorée; - une première bascule (304) connectée à la sortie du multiplexeur pour basculer lorsque la touche enfoncée est explorée et émettre un signal de marquage (BST) qui bloque le compteur (301) dont l'état marque ainsi la touche enfoncée; - des moyens (309 pour mémoriser cet état sous l'action du signal de marquage et émettre un premier signal binaire (Cl-C4) codant la touche enfoncée sur un bus interne (131);; - des moyens (306-308) pour maintenir basculée la bascule pendant une première durée déterminée, puis pour la rebasculer en attente de la prochaine action sur le clavier; - des registres (311, 312) pour mémoriser pendant une deuxième durée déterminée les signaux de marquage, de remise à zéro et de validation, et délivrer ces signaux aux autres circuits sous la forme de signaux calibrés (RZ, ST, IN).

3. Dispositif selon la revendication 2, caractérisé en ce que la logique électronique comprend en outre une logique de chargement d'affichage d'adresse (209) comportant - une deuxième bascule (502) pour basculer sous action du signal de marquage (ST) délivré par une première porte (501) ouverte par le signal de sélection d'adresse (SA) et pour délivrer successivement un premier et un deuxième signal de validation d'adresse (Al, A2); - une troisième et une quatrième bascules (504, 507) pour mémoriser les signaux de validation d'adresse et fournir des signaux de validation d'afficheur d'adresse (LAI, LA2);; et - une cinquième bascule (511) pour fournir ces signaux de validation d'afficheur d'adresse lorsqu'elle est positionnée par le signal de validation (IN) quand celui-ci est utilisé pour incrémenter l'adresse précédente.

4. Dispositif selon la revendication 3, caractérisé en ce que la logique électronique comprend en outre un circuit d'affichage d'adresse (202) comportant - un deuxième et un troisième compteurs (401, 402) connectés en série, pouvant être forcés successivement sur les états du premier compteur (301) par l'intermédiaire du bus interne (B1) sous la commande successive des signaux de validation d'adresse (Al, A2) et délivrant leurs états sur un bus interne d'adresse (1342);; ce compteur pouvant par ailleurs compter les pas du signal de validation (IN) quand celui-ci est utilisé pour incrémenter les adresses - deux subdivisions du bus interne d'adresse pour commander avec les signaux de validation d'afficheur d'adresse (LAI, LA2) respectivement les deux éléments (203, 204) du premier afficheur (108); et - des moyens d'amplification (403) pour délivrer sur un bus d'adresse (B2) à partir du bus interne d'adresse le signal d'adresse de la case mémoire sélectionnée.

5. Dispositif selon la revendication 4, caractérisé en ce que la logique électronique comporte en outre une logique de chargement d'affichage de données (210) comportant: - un quatrième compteur (701) pour compter le signal de marquage (ST) délivré par une deuxième porte (702) ouverte par le signal de sélection de donnée (SD); - un décodeur binaire décimal (704) pour décoder les états du quatrième compteur et délivrer successivement un premier, un deuxième et un troisième signal de validation de données (Dî-D3); - une troisième porte (714) pour délivrer simultanément ces signaux de validation de données quand elle est ouverte par le signal de commande de lecture (RD);; et - une sixième, une septième et une huitième bascule (708-710) pour mémoriser les signaux de validation de données et fournir des signaux de validation d'afficheur de données (LDl-LD3).

6. Dispositif selon la revendication 5, caractérisé en ce que la logique électronique comprend en outre un circuit d'affichage de donnée (205) comportant: - trois registres (601-603) connectés en parallèle au bus interne (B1) pour mémoriser successivement les états du premier compteur (301) sous la commande successive des signaux de validation de données (Dl-D3), et délivrer ces états sur un premier bus interne (B 63), de données; - des moyens d'amplification (604) pour délivrer sur un bus externe de données (B3) à partir du premier bus interne de données le signal de donnée (IDDO-IDDll) à inscrire dans la mémoire; ; - des moyens d'amplification (605) pour délivrer sur un deuxième bus interne de données (B64) à partir du bus externe de données le signal de donnée inscrit ou lu dans la mémoire; et - trois subdivisions du deuxième bus interne de données pour commander avec les signaux de validation d'afficheur de données (LD l-LD3) respectivement les trois éléments (206-208) du deuxième afficheur (109).