FR2479611A1 - Diviseur de charge par deux - Google Patents

Abstract

POUR PRODUIRE DES CHARGES DECROISSANT EXPONENTIELLEMENT SELON UN FACTEUR 12, UNE CHARGE D'ENTREE EST REPARTIE PAR L'INTERMEDIAIRE DE DISPOSITIFS DE TRANSFERT DE CHARGE 4A, 4B SUR DEUX BRANCHES PARALLELES A, B. POUR CORRIGER LES ERREURS QUI SE PRODUISENT LORS DE CETTE DIVISION, LES CHARGES PARTIELLES SONT ENSUITE TRANSFEREES PAR L'INTERMEDIAIRE D'AUTRES DISPOSITIFS DE TRANSFERT DE CHARGE 6A, 6B ET 7A, 7B EN ALTERNANCE SOIT DANS LA MEME BRANCHE A, B SOIT DANS L'AUTRE BRANCHE A, B. APPLICATION AUX CONVERTISSEURS NUMERIQUES-ANALOGIQUES OU ANALOGIQUES-NUMERIQUES.

Description

"Diviseur de charge par deux."

La présente invention concerne un dispositif servant à diviser de manière répétée des charges électriques en des

moitiés égales au profit de convertisseurs analogiques-

numériques ou numériques-analogiques, avec l'aide de dispo- sitifs de transfert de charge pilotés par des impulsions d'horloge. Dans le IEEE JL. SSC de décembre 1975 aux pages 371 et suivantes et de décembre 1976 aux pages 772 et suivantes

sont décrits des dispositifs pour la conversion analogique-

numérique ou numérique-analogique dans lesquels on tente de réaliser de façon répétée une division de la charge par deux au moyen d'une série de condensateurs à valeurs de capacité à pondération binaire. On éprouve alors des difficultés à réaliser de façon précise les valeurs de capacité exactes, ce qui est déterminant pour la précision avec laquelle la

division de charge se produit.

L'invention est caractérisée en ce qu'une charge d'en-

trée est amenée à deux branches parallèles qui comportent chacune un dispositif de transfert de charge et une capacité de stockage, la moitié de la charge d'entrée pouvant être fournie à chacune des capacités de stockage au moyen des

dispositifs de transfert de charge avec une imprécision dé-

terminée par l'inégalité des dispositifs de transfert de charge, chacune des capacités de stockage étant couplée à

deux autres dispositifs de transfert de charge actifs en al-

ternance, dont le premier transfère la charge de la capacité

de stockage de la première branche vers une capacité collec-

trice installée dans la même branche, tandis que l'autre des dispositifs de transfert de charge transfère cette charge

vers une capacité collectrice placée dans l'autre branche.

L'invention est basée sur l'idée que pour convertir

un signal numérique en un signal analogique à l'aide de dis-

positifs de transfert de charge (CTD = charge transfer device) tels que des mémoires à chapelets (BBD = bucket brigade device) ou des dispositifs à couplage de charge (CCD = charge coupled devices) il est possible d'une manière simple de répartir des charges sur des branches parallèles comportant

par exemple des condensateurs égaux (décrits dans IBM Tech.

Discl. Bull de janvier 1976, page 2540) et d'obtenir de cet-

te façon une série de charges à pondération binaire. Les charges de cette série dont le bit correspondant en poids du signal d'entrée numérique est, par exemple un "1", sont

fusionnées, ce qui donne une charge totale qui est l'équi-

valent analogique du signal numérique. Pour convertir des îo signaux analogiques en signaux numériques, la sortie d'un convertisseur numériqueanalogique, tel que celui décrit

plus haut, peut alors être comparée au signal d'entrée ana-

logique et la commande numérique des dispositifs de trans-

fert de charge peut être déduite de la différence entre les

deux signaux, ce qui permet d'obtenir alors le signal numé-

rique.

Un grand avantage de l'utilisation de branches paral-

lèles par rapport au systè?me connu décrit dans les articles précités parus dans IEEE JL SSC réside dans le fait que des condensateurs présentant des valeurs de capacité égales ou à peu près égales peuvent maintenant, si on le souhaite

être utilisés, de sorte que le nombre de bits-du conver-

tisseur numérique-analogique ou analogique-numérique comparé à celui des dispositifs connus, pourrait être notablement augmenté. Cependant, dans ce cas également la précision de la conversion reste déterminée par la précision de l'égalité

entre les dispositifs de transfert de charge des deux bran-

ches parallèles. Les conséquences de cette inégalité sont cependant évitées par utilisation desdits autres dispositifs

de transfert de charge, comme décrit plus en détail ci-

dessous.

L'invention sera expliquée ci-dessous à titre d'exem-

ple avec référence aux dessins annexés dans lesquels: - la figure l illustre le principe de l'invention; - la figure 2 illustre les diagrammes de temps et

de tension des impulsions d'horloge utilisées sur la fi-

gure l et

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- la figure 3 illustre l'assemblage de dispositifs se-

lon la figure l en un convertisseur numérique-analogique.

Dans le dispositif représenté sur la figure 1, une source de tension constante V0 charge un condensateur C0 par l'intermédiaire d'un transistor i piloté par l'impul- sion d'horloge 01, en particulier un transistor à effet de champ du type à gâchette isolée (IGFET), de sorte

qu'une charge Q donnée est stockée dans ce condensateur.

Cette charge est transférée en grande partie à l'aide d'un O dispositif de transfert de charge simple (qualifié ci-après de porte de passage) comportant un transistor 2 piloté par l'impulsion d'horloge 02' vers la capacité de stockage Ci, après quoi elle est amenée à deux branches parallèles A et

B respectivement comportant chacune un transistor d'isole-

ment 3a, 3b monté en cascode et une porte de passage formée d'un transistor 4a, 4b et d'une capacité de stockage C2a, C2b, ces transistors étant également pilotés par l'impulsion d'horloge 01. Si les transistors 3a et 3b ou 4a et 4b avaient

exactement les mêmes propriétés, à savoir les mêmes ten-

sions de seuil et les mêmes résistances de canal (les capa-

cités C2a et C2b ne doivent pas nécessairement être exacte-

ment égales l'une à l'autre), au moment o, sous l'effet de l'impulsion d'horloge 01, la charge Q de la capacité Cl est transférée, par l'intermédiaire des transistors 4a, 4b, vers les capacités C2a, C2b, chacune des capacités mentionnées en dernier lieu recevrait exactement la charge Q/2. Il n'est cependant pas possible dans la pratique de satisfaire

à une telle condition, certainement pas dans une réalisa-

tion sous forme de circuit intégré dans laquelle il est déjà

très difficile d'atteindre des écarts inférieurs à 1 %.

Selon l'autre caractéristique de l'invention, les ca-

pacités C2a, C2b sont, via des transistors d'isolement 5a, b montés en cascode, suivies chacune de deux portes de passage comportant les transistors 6a et 7a ou 6b et 7b et

les capacités collectrices C3a, C3b. Les impulsions d'hor-

loge 03V 04 appliquées à ces portes de passage et l'impul-

sion d'horloge 02 appliquée simultanément au dessous des capacités C3a, C3b assurent que, soit les portes de passage

6a et 6b, soit les portes de passage 7a et 7b soient actives.

(Contrairement à ce qui est décrit dans l'article de IBM-

TDB précité, aucune liaison directe n'est donc jamais éta-

blie entre les plateaux supérieurs des condensateurs à ca-

pacités C2a et C2b). Oela étant, les charges des capacités C2a ou C2b sont transférées alternativement pendant la phase d'impulsion d'horloge 03 vers les capacités collectrices C3a ou C3b et pendant la phase d'impulsion d'horloge 04 vers les capacités collectrices C3b ou C3a. Si lesdites premières charges sont respectivement de (l+x)Q/2oei4(1-x)Q/2, o.x représente l'écart résultant de l'inégalité des portes de passage, à savoir des transistors 3a, 4a et 3b,4b, la charge

(l+x)Q/2 ou la charge (1-x)Q/2 sera alors appliquée en al-

ternance à chacune des capacités collectrices C3a ou C3b.

La capacité C3a est connectée par l'intermédiaire d'un tran-

sistor d'isolement 8a monté en cascode à une porte de pas-

sage formée d'un transistor 9a auquel est couplée une capa-

cité de stockage C4a, le transistor et la capacité étant à nouveau pilotés par les impulsions d'horloge 01' La somme des deux charges précitées, à savoir une charge Q est par

conséquent fournie à la capacité C4a.

Il semble maintenant que les mesures décrites jusqu'à présent ne donnent aucun résultat, car, à partir de la charge Q présente sur la capacité C1 est amenée à nouveau

une charge de même grandeur sur la capacité-C4a. Il ressor-

tira cependant de ce qui suit qu'ii y a effectivement un progrès. La capacité C3b est en effet suivie à nouveau de

deux branches parallèles B' et C qui sont tout à fait sembla-

bles aux branches A et B, c'est-à-dire que la capacité C3b

est connectée par l'intermédiaire de transistors d'isole-

ment 8b, 8c, qui correspondent aux transistors 3a et 3b décrits plus haut, aux portes de passage comportant les transistors 9b, 9c (correspondant aux transistors 4a, 4b) et aux capacités de stockage C4b, C4c (correspondant à C2a,

C2b) etc. Ceci est schématisé sur la figure 3.

Aux dessins, le bloc 1,2 correspond aux composants

1 et 2 de la figure 1, au moyen desquels la charge Q est dé-

rivée de la tension V0. Les branches 4a et 4b, correspondant aux portes de passage en question de la figure 1, divisent ces charges en des moitiés à peu près égales, à savoir

1/2Q, tandis que les branches 6a, 6b et 7a, 7b, correspon-

dent aux autres dispositifs de transfert de charge en ques-

tion de la figure 1. En supposant que les erreurs qui sont introduites par les portes de passage 3a, 4a, et 3b, 4b, ou 8a, 9a et Sb, 9b etc. lors de la division de la charge, sont respectivement égales à x1 puis à x2 etc", la capacité

C3b recevra une charge (l+x1)Q/2 lors de la phase d'impul-

sion d'horloge 03 et une charge (1-x1)Q/2 lors de la phase d'impulsion d'horloge 04. Sous l'influence de l'impulsion

d'horloge 01 sur les portes de passage 9b et 9c, cette char-

ge est à nouveau divisée en des moitiés à peu près égales

avec une erreur x2 et par conséquent, lors de la phase d'im-

pulsion d'horloge 03, parvient sur la capacité C4b une char-

ge 1Q(l+x1-x2) et sur la capacité C4c une charge

lQfl+x1+x2), tandis que lors de la phase d'impulsion d'hor-

loge 04, sur la capacité C4b apparalt une charge iQ (1-xl-X2) et sur la capacité C4c une charge iQ(1-xl+x2). Les portes

de passage lOb, llb ou lOc, 11c suivant ces capacités (cor-

respondant aux portes de passage 6a C3a, 7a C3b ou 6b C3

7b C3a) assurent que, lors de la phase d'impulsion d'horlo-

ge 03, la charge à ce moment présente soit transférée davan-

tage par l'intermédiaire des branches lob et 10c. Le résultat i i est que les charges 4Q(lx1-x2) et <(1-x1+x2) sont sommées

à la capacité de stockage C6b de la branche B', ce qui don-

ne par conséquent une charge 1/2Q exempte d'erreur (compte

non tenu d'effets du 2ème ordre).

D'une manière analogue, la branche C est suivie de

deux branches parallèles C' et D (correspondant aux bran-

ches B' et C) etc. au moyen desquelles des paquets de charge exempts d'erreur Q/4, Q/8 etc. peuvent être produits. Ces charges sont amenées à un sommateur S piloté par un signal d'entrée numérique DI, comportant un certain nombre de

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commutateurs électroniques à deux directions qui, en fonc-

tion de la valeur de DI, amènent la charge en question soit vers la sortie analogique AO, soit vers la masse. (Sur la figure 1, un de ces commutateurs à deux positions est indiqué par les transistors 13, 14, l'impulsion d'horloge 03 étant, en fonction de la valeur de DI, envoyée soit

vers le transistor 13, soit vers le transistor 14).

Là o dans ce qui précède, il a été question de capa-

cités, il est clair que ces capacités peuvent être des ca-

pacités internes d'un corps semi-conducteur, telles qu'on en trouve dans les dispositifs CCD, les dispositifs PCCD, etc. L'utilisation de transistors IGFET (2, 3a, 3b, 5a, 5b

etc.) connectés en cascode c'est-à-dire que la source (sour-

ce) sert d'entrée (à gauche du dessin), la gâchette (gate) est connectée à un potentiel fixe (la masse) et le drain (drain) sert de sortie (à droite au dessin), a l'avantage d'une meilleure efficacité de transfert de charge; les transistors IGFET 5a, 5b en cascode précédant les "autres"

dispositifs de transfert de charge offrent en outre l'avan-

tage que des erreurs éventuelles, introduites par exemple par des différences de tension de seuil des transistors 6a

et 7a ou 6b et 7b sont évitées. La charge transférée par-

les portes de passage 6a, 7a, du condensateur C2a vers les condensateurs C3a, C3b ne dépend alors pratiquement plus que de la tension de seuil du transistor 5a et n'est pas

influencée par l'efficacité des portes de passage 6a, 7a.

En règle générale, on utilisera les mesures décrites principalement pour les bits les plus significatifs d'un convertisseur numérique-analogique parce que, pour les bits moins significatifs, donc les bits qui diffèrent par un

facteur de division élevé de la charge Q, les erreurs si-

gnalées n'ont plus d'importance.

Claims (2)

REVENDICATIONS:

1. Dispositif servant à diviser de manière répé-

tée des charges électriques en des moitiés égales au pro-

fit de convertisseurs analogiques-numériques ou numériques-

analogiques, avec l'aide dispositif de transfert de char-

ge pilotés par des impulsions d'horloge 01, 02, 03 et 04, caractérisé en ce qu'une charge d'entrée est amenée à deux

branches parallèles (A, B) qui comportent chacune un dis-

positif de transfert de charge (4a, 4b) et une capacité de

stockage (C2a, C2b), la moitié de la charge d'entrée pou-

vant Atre fournie à chacune des capacités de stockage (C2a, C2b) au moyen des dispositifs de transfert de charge (4a, 4b) avec une imprécision déterminée par l'inégalité des dispositifs de transfert de charge (4a, 4lb), chacune des

capacités de stockage (C2a, C2b) étant couplée à deux au-

tres dispositifs de transfert de charge (6a, 7a et 6b, 7b) actifs en alternance, dont le premier (6a, 6b) transfère la charge de la capacité de stockage de la eèrebraebChe vers une capacité collectrice (C3a, C3b) installée dans la m8me branche, tandis que l'autre des autres dispositifs de transfert de charge (7a, 7b) transfère cette charge vers une capacité collectrice (C3b, C3a) placée dans l'autre branche.

2. - Dispositif suivant la revendication 1, carac-

térisé en ce qu'au moins les autres dispositifs de trans-

fert de charge (6a, 6b et 7a, 7b) sont précédés par des

transistors connectés en cascode (5a, 5b).