FR2472886A1 - Recepteur a synthetiseur de frequence - Google Patents
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Abstract
A.RECEPTEUR A SYNTHETISEUR DE FREQUENCE. B.RECEPTEUR CARACTERISE EN CE QUE LE CIRCUIT A VERROUILLAGE DE PHASE 4 COMMANDE UN COMPTEURDECOMPTEUR 14 BRANCHE ENTRE LA SORTIE DU REGISTRE A DECALAGE 9 ET LA BORNE DE COMMANDE DU DIVISEUR PROGRAMMABLE 4C POUR Y VERROUILLER LE SIGNAL EN CODE BINAIRE, ET POUR COMMANDER LA MONTEE OU LA DESCENTE (AUGMENTATIONDIMINUTION) DU RAPPORT DE DIVISION DEFINI PAR LE DIVISEUR PROGRAMMABLE. C.L'INVENTION S'APPLIQUE NOTAMMENT AU RECEPTEUR A SYNTHETISEUR DE FREQUENCE POUR REDUIRE LE TEMPS DE SELECTION ASCENDANT OU DESCENDANT D'UN POSTE-EMETTEUR.
Description
La présente invention concerne un récepteur à synthétiseur de fréquence
comportant une boucle verrouillée en
phase (appelé en abrégé "circuit PLL") et notamment un récep-
teur permettant de réduire le temps de sélection ascendant ou descendant d'un poste-émetteur. La figure 1 montre un récepteur synthétiseur de fréquence selon l'art antérieur. L'antenne 1 du récepteur radio reçoit l'onde et applique le signal reçu par l'intermédiaire d'un amplificateur RF (amplificateur de fréquence radio) 2 à l'entrée d'un mélangeur 3 qui reçoit sur son autre entrée le
signal oscillant d'un oscillateur local 4a composé d'un oscilla-
teur VC0 (oscillateur à fréquence variable commandé en tension) qui est l'un des composants du circuit PLL 4. Le signal de sortie du mélangeur 3 est appliqué à un amplificateur de fréquence
intermédiaire (amplificateur IF) 5 dont le signal IF est appli-
quéà un détecteur 6 qui le détecte. Le signal audio à la sortie du détecteur 6 est appliqué à l'amplificateur basse fréquence ou amplificateur audio 7 dont le signal de sortie attaque un
haut-parleur 8 pour le transformer en un son.
Le signal d'oscillation locale fourni par l'oscilla-
teur local 4a est également appliqué à un premier diviseur de fréquence (circuit préscalaire) 4b qui divise la fréquence du signal selon le rapport 1/100; le signal de sortie est appliqué
à un diviseur de fréquence programmable 4c. Le rapport de divi-
sion de fréquence du diviseur programmable 4c est commandé en fonction du signal de sélection d'émission (ou de poste émetteur) qui lui est appliqué par la borne de sortie du registre de données 9; ce registre 9 se compose d'un registre à décalage et d'un verrou. Le signal de sortie du diviseur programmable 4c est appliqué à l'une des entrées d'un comparateur de phase 4d dont l'autre entrée reçoit un signal de fréquence de référence fourni par un oscillateur de référence 4e; le comparateur de phase 4d donne ainsi une tension d'erreur en fonction de la différence de phase entre les deux signaux ci-dessus. Le signal
de sortie du comparateur de phase 4d est appliqué par l'inter-
médiaire d'un filtre passe-bas 4f à l'oscillateur local 4a pour commander celui-ci de façon à donner un signal d'oscillation locale, stable en fonction du rapport de division de fréquence
du diviseur programmable 4c.
Le clavier de commande 10 qui se compose de dix
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touches numériques l0a, d'une touche de balayage ascendant lOb et d'une touche de balayage descendant lOc, de touches de sélection préréglées lOd pour lire des signaux de sélection correspondant aux émetteurs précédemment préréglés et inscrits dans une mémoire (non représentée) etc. Un dispositif de com- mande 11 comprenant un microcalculateur et les circuits annexes donne un signal de cadence à l'entrée d'horloge 9a du registre de données 9, le signal de sélection d'émetteur en réponse à la manoeuvre du clavier de commande 10 pour l'entrée de données 9b du registre de données 9 et-un 4ignal de verrouillage à
l'entrée de verrouillage 9c du registre de données 9. Le dispo-
sitif de commande l1 fournit également un signal d'affichage au dispositif d'affichage de fréquence 12 qui affiche la fréquence reçue etc. Dans le récepteur synthétiseur de fréquence selon l'art antérieur, tel que représenté à la figure 1, la sélection préréglée se fait de façon que lorsque le signal correspondant à un émetteur choisi est lu comme signal de sélection, préréglé dans la mémoire, pour recevoir l'émetteur choisi, on commande celle des touches de préréglage lOd qui correspond à l'émetteur choisi; ainsi le dispositif de commande 11 fournit le signal de sélection d'émetteur par exemple un signal en code BCD (signal binaire en code décimal) de 4 bits pour 4 mots, soit 16 bits - ce signal est fourni par la mémoire en synchronisme avec le signal de cadence en fonction de l'émetteur choisi; ce signal est mis dans le registre de données 9 dont le registre
à décalage enregistre provisoirement le signal de sélection.
Puis, ce signal de sélection d'émetteur est enregistré dans le verrou du registre de données 9 par le signal de verrouillage fourni par le dispositif de commande 11. A la suite de cela, le
signal de sélection d'émetteur est appliqué au diviseur program-
mable 4c du circuit PLL 4 de façon que son rapport de division de fréquence corresponde au signal de sélection d'émetteur, pour changer la fréquence d'oscillation de l'oscillateur local 4a
et permettre la réception de l'émetteur choisi.
Si la fréquence de réception est changée séquentielle-
ment pas à pas par exemple de 100 KHz (le rapport de division de la fréquence variant alors d'un pas) pour une sélection continue des émetteurs par un balayage montant ou descendant, comme cela a été décrit ci-dessus, le mot BCD de 16 bits (en
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général les premiers 12 bits sont des données pour commander le rapport de division de fréquence du diviseur programmable (les trois-chiffres de la fréquence) et-les autres 4 bits sont les données servant à changer la fréquence de comparaison du signal d'entrée) est enregistré provisoirement dans le registre à décalage du registre de données 9 en synchronisme avec le signal de cadence ci-dessus, puis il est verrouillé par le signal de verrouillage appliqué au registre de données 9 après 16 signaux de cadence. Il faut ainsi une durée de 17 signaux de cadence (la durée d'un signal de cadence étant de microsecondes, cette durée est multipliée par 17), si bien que le temps de
sélection de l'émetteur est long.
De plus lorsque le dispositif de commande (microcal-
culateur) 11 commande le balayage ascendant/descendant à l'aide du mot BCD, il faut effectuer une conversion du code BCD au code binaire, ce qui augmente encore plus le temps de sélection
de l'émetteur.
Comme décrit ci-dessus dans le récepteur à synthéti-
seur de fréquence selon l'invention représenté à la figure 1,
lorsqu'on change successivement la fréquence de réception sui-
vant des pas égaux par exemple à 100 KH pour effectuer un balayage complet dans le sens ascend nt ou descendant pour la sélection de l'émetteur, il est nécessaire à chaque fois que l'on change séquentiellement la fréquence de réception, de transformer la fréquence reçue en un code binaire pour devenir le signal de sélection d'émetteur; ce signal de sélection d'émetteur en code binaire est enregistré dans le registre de
données 9, puis le signal de sélection d'émetteur en code bi-
naire est fourni par le registre de données 9 au diviseur programmable 4c qui change le rapport de division comme par exemple pour 1V'. Cette opération de sélection en continu de
l'émetteur prend un temps relativement long; il serait inté-
ressant dans ces conditions d'avoir une sélection rapide.
A cet effet, l'invention a pour but de créer un récep-
teur synthétiseur de fréquence remédiant aux inconvénients des solutions connues, et dont le rapport de division du diviseur programmable du circuit PLL puisse être changé rapidement par un compteur/décompteur et un registre à décalage pour réduire
le temps de sélection de l'émetteur.
A cet effet, l'invention concerne un récepteur synthé-
tiseur de fréquence à circuit PLL dont le circuit PLL comporte un oscillateur de signal de référence, un oscillateur commandé en tension, la sortie de ce dernier oscillateur étant reliée à
un diviseur programmable ayant une borne de commande, un compa-
rateur de phase dont les entrées reçoivent à la fois le signal de l'oscillateur de référence et celui du diviseur programmable pour donner en sortie un signal d'erreur correspondant à la différence de phase entre ces signaux pour attaquer un filtre passe-bas qui donne partant de ce signal d'erreur un signal de commande continu qui est appliqué à l'oscillateur commandé en tension pour verrouiller la phase sur le signal de référence et un registre à décalage qui reçoit l'impulsion de cadence et les signaux en code binaire, en synchronisme avec l'impulsion de cadence pour commander le diviseur programmable, ce récepteur étant caractérisé en ce que le circuit à verrouillage de phase comporte un compteur/décompteur branché entre la sortie du
registre à décalage et la borne de commande du diviseur program-
mable de façon à y verrouiller le signal en code binaire et pour commander dans le sens ascendant ou descendant le rapport
de division du diviseur programmable.
La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels: - la figure 1 est un schéma-bloc d'un récepteur synthétiseur de fréquence selon l'invention,
- la figure 2 est une vue du panneau avant d'un récep-
teur synthétiseur de fréquence à circuit PLL selon l'invention.
- la figure 3 est un schéma-bloc d'un récepteur synthétiseur de fréquence selon l'inventions - les figures 4A-4E sont des chronogrammes servant a expliquer le fonctionnement de l'exemple de l'invention selon la figure 3 - la figure 5 est un schéma d'un exemple pratique de la partie principale de l'exemple représenté schématiquement
à la figure 3.
DESCRIPTION D'UN MODE DE REALISATION PREFERENTIEL
La figure 3 montre un exemple d'un récepteur synthé-
tiseur de fréquence selon l'invention. Dans cette figure, les éléments et les parties qui correspondent à ceux de la figure
1 portent les mémes références et leur description détaillée
ne sera pas reprise.
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Le signal de sélection d'émetteur et le signal de cadence sont fournis par le dispositif de commande par exemple
un microcalculateur Il à un registre à décalage 9'; le micro-
calculateur 11 fournit également un signal de commutation montée/ descente à un circuit de commande montée/descente 13 par la borne d'entrée 13a du signal de commutation. Le circuit de commande 13 comporte une première borne de sortie qui fournit un signal de commande montée/descente à la borne d'entrée 14b du compteur/ décompteur 14 pour le faire fonctionner en compteur ou en décompteur, une seconde borne qui fournit un premier signal de porte à la borne d'entrée 9g du registre à décalage 9' et une troisième borne de sortie qui fournit un second signal de porte à l'une des bornes deentrée i5a de la porte OU, 15 dont l'autre entrée 15b reçoit le signal de verrouillage du microcalculateur ll1 Le signal de sortie de la porte OU, 15 est appliqué comme signal de porte à la borne d'entrée 14g du compteur/décompteur lò Dans ces conditions0 lorsque le signal de porte est fourni par la seconde borne de sortie du circuit de commande 13 à la borne d'entrée 9g du registre à décalage 9D l'état de comptage
du compteur 13 est transféré tel quel au registre à décalage 9'.
De plus si le second signal de porte disponible sur la troisième borne de sortie du circuit de commande 13 est appliqué à la borne d'entrée 15a de la porte OU, 15 ou que le signal de verrouillage du microcalculateur 11 est appliqué à l'autre borne d'entrée 15b de la porte OUO 15 et que le signal de porte
disponible sur la borne de sortie de la porte OU, 15 est appli-
qué à la borne d'entrée 14g du compteur 14 l'état enregistré en mémoire dans le registre à décalage 9' est transféré tel quel au compteur/décompteur 14. Le microcalculateur 11 fournit un signal de cadence à la borne d'entrée de cadence 14a du compteur 14 pour commander son état de comptage ou son sens de
comptage (pour le faire fonctionner en compteur ou en décompteur).
Puis, les états de comptage disponibles sur les diverses bornes
de sortie du compteur 14 sont appliqués comme signaux de sélec-
tion d'émetteur au diviseur programmable 4c du circuit PLL 4 pour régler son rapport de division de fréquence en fonction
des états de comptage. Les autres parties de l'exemple de l'in-
vention selon la figure 3 sont pratiquement les mêmes que celles
de l'exemple de l'art antérieur représenté à la figure 1.
Selon l'invention décrite ci-dessus, lorsque le signal de sélection d'émetteur correspondant à un émetteur choisi est lu à l'aide des signaux de sélection d'émetteur préalablement
enregistrés dans la mémoire en fonction des émetteurs, on com-
mande celle des touches de sélection lOd qui correspond à l'émetteur choisi de façon que le signal soit appliqué au micro- calculateur 11. Puis, le microcalculateur 11 donne le signal de cadence au registre à décalage 9' qui reçoit également le signal de sélection d'émetteur correspondant à l'émetteur choisi fourni par la mémoire. Le signal d'émetteur est ainsi enregistré provisoirement dans le registre à décalage 9'. Puis, le signal de verrouillage est fourni par le microcalculateur 11 à la borne d'entrée 15b de la porte OU 15 pour transférer le signal de sélection d'émetteur enregistré dans le registre à décalage 9', tel quel au compteur/décompteur 14. Les signaux de sélection d'émetteur qui apparaissent sur les diverses bornes de sortie du compteur/décompteur 14 sont fournis au diviseur programmable 4c du circuit PLL 4 pour que le rapport de division de fréquence corresponde au signal de sélection d'émetteur. Puis, on change la fréquence d'oscillation de l'oscillateur local VCO 4a pour
recevoir l'émetteur choisi.
En outre si la fréquence de réception augmente ou diminue séquentiellement pas à pas, par exemple chaque fois de KHz pour réaliser une sélection continue d'émetteur par un balayage ascendant (ou descendant) d'abord lorsqu'on passe d'un balayage ascendant à un balayage descendant (ou inversement) pour faire la sélection des émetteurs, on agit sur la touche
de balayage ascendant lOb (ou sur la touche de balayage descen-
dant lOc) représentée à la figure 2 pour appliquer le signal au microcalculateur 11. Puis, le signal de commutation pour commuter et passer de l'état montant à l'état descendant (ou inversement) comme représenté à la figure 4A est fourni par le microcalculateur 11 à la borne d'entrée de commutation 13a du circuit de commande 13 à l'instant t1. A l'instant t2 suivant, le premier signal de porte (figure 4B) est fourni par la seconde borne de sortie du circuit de commande 13 à la borne d'entrée 9g de signal de porte du registre à décalage 9' pour faire passer l'état de comptage du compteur 14, tel quel au registre à décalage 9'. A l'instant t3 suivant, le signal de commande de montée (ou de descente) représenté à la figure 4C est fourni de la première borne de sortie du circuit de commande 13 à la borne d'entrée de commande 13b du compteur/décompteur 14 pour faire travailler celui-ci en compteur (état montant) ou en
décompteur (état descendant).
En même temps le second signal de porte (figure 4D) est fourni par la troisième borne de sortie du circuit de com- mande 13 à la borne d'entrée 15a de la porte OU 15 qui fournit
à son tour le signal de porte à la borne d'entrée 14g du comp-
teur 14 pour transférer le contenu du registre à décalage 9', tel quel au compteur 14. A l'instant suivant t4, le signal de cadence (figure 4E) est fourni par le microcalculateur 11 à la borne d'entrée de cadence ou d'horloge 14a du compteur 14 pour augmenter ou diminuer respectivement son état de comptage chaque fois par exemple de 1 c'est-à-dire de commuter successivement le signal de sélection d'émetteur. Ainsi le diviseur programmable 4c du circuit PLL 4 est fourni par les bornes de sortie du
compteur 14 en même temps que les signaux de sélection d'émet-
teur qui changent successivement les fréquences de réception
suivant des pas égaux par exemple à 100 KH z. Le rapport de divi-
sion de fréquence du diviseur programmable 4c varie ainsi successivement et la fréquence de l'oscillateur local VCO 4 varie successivement pour faire une sélection continue de l'émetteur. Pour faire une sélection en passant de l'état montant à l'état montant (ou de l'état descendant à l'état descendant) le signal de commutation représenté à la figure 4A n'est pas fourni par le microcalculateur 11 à l'instant t1 à la borne 13a du circuit de commande 13 de façon qu'aux instants t2 et t3, l'état de comptage du compteur 14 ne soit pas commandé par le signal de sortie du circuit de commande 13 pour être transféré au registre à décalage 9' et pour que l'état du compteur 14 transfère le contenu du registre à décalage 9' dans le compteur 14. Il en résulte qu'à partir de l'instant t4, le signal de cadence (figure 4E) est appliqué par le microcalculateur 11 à la borne d'entrée de cadence 14a du compteur 14 pour augmenter
ou diminuer successivement son état de comptage.
Comme décrit ci-dessus, dans le cadre de la présente
invention, le compteur/décompteur 14 est prévu entre le regis-
tre à décalage 9' et le diviseur programmable 4c du circuit PLL 4; le signal de sélection d'émetteur qui règle le rapport de divisidn de fréquence du diviseur programmable 4c est appliqué
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par le compteur/décompteur 14 au diviseur programmable 4c. C'est pourquoi si la fréquence de réception change successivement pas à pas par exemple chaque fois d'un pas de 100 KHz pour la
sélection en continu dans le sens ascendant ou descendant, uni-
quement en augmentant ou en diminuant l'état de comptage du
compteur 14.
De plus selon l'invention, l'état de comptage du compteur 14 est transféré tel quel au registre à décalage 9' en fonction du signal de commutation montée/descente (ou comptage/ décomptage) appliqué à la borne d'entrée 13a pour le signal de
commutation du circuit de commande 13 à partir du microcalcula-
teur 11,- de sorte que si une borne de contr8le 9d est prévue
sur le registre à décalage 9' pour contr8ler la donnée enregis-
trée dans ce registre 9', chaque fois que l'on obtient l'état de comptage sur la borne de contr8îe 9d, on connatt l'état de comptage instantané du compteur 14 et on peut l'utiliser pour afficher la fréquence reçue. De plus comme selon l'invention, il est inutile d'enregistrer l'augmentation ou la diminution de l'état de comptage, cela permet d'économiser le registre de
données pour le microcalculateur 11.
La figure 5 représente un exemple pratique de registre à décalage 9', de circuit de commande 13 et de compteur 14 du récepteur synthétiseur de fréquence selon l'invention. A la figure 5, les parties correspondant à celles de la figure 3
portent les mêmes références et leur description détaillée ne
sera pas reprise.
A la figure 5, les références A1, A2, A3..... Ai
désignent chacune un flip-flop (bascule bistable) à déclenche-
ment T, qui forme le compteur/décompteur 14; les références B1, B2, B3....
Bi concernent chacune un flip-flop de type D qui constitue le registre à décalage 9', les références C1, C2, C3, C4 concernent un flip-flop de type D qui forme le circuit de commande montée/descente 13; la référence 16 concerne la..DTD: borne d'entrée du signal de cadence.
Claims (1)
- 40) Récepteur selon la revendication 3, caractériséen ce que le circuit de commande (13) reçoit un signal de com-mutation montée/descente du microcalculateur (11) pour créerun premier, un second et un troisième signal de commande.) Récepteur selon la revendication 4, caractérisé en ce que le premier signal de commande est fourni au compteur/décompteur (14) pour commander le sens de comptage et pour modi-fier son état de comptage en fonction d'un autre signal impul-sionnel de cadence fourni par le microcalculateur.) Récepteur selon la revendication 5, caractérisé en ce que le second signal de commande est fourni au registre à2472886décalage (9') pour transférer les signaux en code binaire conte-nus dans le compteur (14) vers le registre à décalage (9').) Circuit selon la revendication 6, caractérisé en ce que le troisième signal de commande est fourni au compteur/ décompteur (14) pour transférer les signaux en code binaire enregistrés dans le registre à décalage (9') vers le compteur/décompteur (14).) Récepteur selon la revendication 7, caractérisé en ce que le premier signal de commande envoyé au compteur/ décompteur est retardé d'une durée prédéterminée par rapport au second signal de commande de façon que le compteur/décompteur (14) soit commuté pour le comptage ou le décomptage après que les signaux en code binaire qu'il contient ont été transférésau registre à décalage (9') pour commencer son comptage en fonc-tion d'un autre signal de cadence.) Récepteur selon la revendication 7, caractérisé en ce que la donnée de sortie du registre à décalage (9') estappliquée à une borne de contrôle de données (9d).) Récepteur selon la revendication 7, caractérisé en ce que le signal de sortie de l'oscillateur commandé entension est appliqué à un mélangeur (3) du récepteur.
Applications Claiming Priority (1)
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| FR2472886B1 FR2472886B1 (fr) | 1985-12-06 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (8)
| Country | Link |
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| AU (1) | AU538423B2 (fr) |
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- 1980-12-29 AT AT0632680A patent/AT380598B/de not_active IP Right Cessation
Patent Citations (2)
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| FR2472886B1 (fr) | 1985-12-06 |
| JPS5696538A (en) | 1981-08-04 |
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