FI94811C - Method and apparatus for fitting the frames of signals used in a synchronous digital data communication system - Google Patents
Method and apparatus for fitting the frames of signals used in a synchronous digital data communication system Download PDFInfo
- Publication number
- FI94811C FI94811C FI932481A FI932481A FI94811C FI 94811 C FI94811 C FI 94811C FI 932481 A FI932481 A FI 932481A FI 932481 A FI932481 A FI 932481A FI 94811 C FI94811 C FI 94811C
- Authority
- FI
- Finland
- Prior art keywords
- signal
- counter
- delay
- value
- frame
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
5 948115,94811
Menetelmä ja laite synkronisessa digitaalisessa tietoliikennejärjestelmässä käytettävien signaalien kehysten kohdistamiseksiA method and apparatus for aligning signal frames used in a synchronous digital communication system
Keksinnön kohteena on oheisen patenttivaatimuksen 1 johdanto-osan mukainen menetelmä ja oheisen patenttivaatimuksen 6 johdanto-osan mukainen laite synkronisessa digitaalisessa tietoliikennejärjestelmässä käytettävien sig-10 naalien kohdistamiseksi. Keksinnön mukainen ratkaisu on tarkoitettu erityisesti synkronisen digitaalisen tietoliikennejärjestelmän toistinlaitteita varten, mutta sitä voidaan soveltaa periaatteessa järjestelmän missä tahansa verkkoelementissä, jossa on tarvetta kohdistaa kaksi tai 15 useampi saman hierarkiatason signaali toisiinsa.The invention relates to a method according to the preamble of appended claim 1 and to an apparatus according to the preamble of appended claim 6 for aligning signals used in a synchronous digital telecommunication system. The solution according to the invention is intended in particular for repeater devices of a synchronous digital communication system, but it can in principle be applied in any network element of the system where there is a need to align two or more signals of the same hierarchy level.
Nykyinen digitaalinen siirtoverkko on plesiokroni-nen, mikä tarkoittaa sitä, että esim. jokaisella 2 Mbit/s peruskanavointijärjestelmällä on oma, toisista järjestelmistä riippumaton kellonsa. Tämän johdosta ei ylemmän ·: 20 asteen järjestelmän bittivirrasta pystytä paikallistamaan yhtä 2 Mbit/s:n signaalia, vaan 2 Mbit/s:n signaalin erottamiseksi on ylemmän tason signaali demultipleksoitava jokaisen väliasteen kautta 2 Mbit/s-tasolle. Tästä johtuen on erityisesti haaroittuvien yhteyksien, joilla vaaditaan 25 useita multipleksereitä ja demultipleksereitä, rakentaminen ollut kallista. Toinen plesiokronisen siirtoverkon haitta on se, että kahden eri laitevalmistajan laitteet eivät useinkaan ole keskenään yhteensopivia.The current digital transmission network is plesiochronous, which means that, for example, each 2 Mbit / s basic channelization system has its own clock, independent of other systems. As a result, it is not possible to locate one 2 Mbit / s signal from the bit stream of the upper ·: 20 degree system, but to separate the 2 Mbit / s signal, the higher level signal must be demultiplexed to 2 Mbit / s through each intermediate stage. As a result, it has been particularly expensive to build branched connections that require multiple multiplexers and demultiplexers. Another disadvantage of a plesiochronous transmission network is that devices from two different device manufacturers are often not compatible with each other.
Muun muassa yllä mainitut puutteet ovat johtaneet 30 uuden synkronisen digitaalisen hierarkian SDH (Synchronous Digital Hierarchy) määrittelyyn. Määrittely on tehty mm. CCITT:n suosituksissa G.707 — G.709 ja G.781...G.784. Synkroninen digitaalinen hierarkia perustuu STM-N-siirto-kehyksiin (Synchronous Transport Module), joita on usealla 35 hierarkiatasolla N (N=l,4,16...). Olemassa olevat PCM-jär- 2 94811 jestelmät, kuten 2, 8, ja 34 Mbit/s:n järjestelmät multip-leksoidaan SDH-hierarkian alimman tason (N=l) synkroniseen 155,520 Mbit/s kehykseen, jota kutsutaan edellä esitetyn mukaisesti STM-l-kehykseksi. Ylemmillä hierarkiatasoilla 5 ovat bittinopeudet alimman tason monikertoja. Periaatteessa on synkronisen siirtoverkon kaikki solmut synkronoitu yhteen kelloon. Mikäli jotkut solmut kuitenkin menettäisivät kytkennän yhteiseen kelloon, johtaisi se vaikeuksiin solmujen välisissä kytkennöissä. Vastaanotossa on kehyksen 10 vaihe myös pystyttävä selvittämään helposti. Edellä mainittujen seikkojen takia on SDH-tietoliikenteessä otettu käyttöön osoitin, joka on numero, joka osoittaa hyötykuorman vaiheen kehyksen sisällä, toisin sanoen osoitin osoittaa siihen tavuun STM-kehyksessä, josta hyötykuorma alkaa.Among other things, the above-mentioned shortcomings have led to the definition of 30 new Synchronous Digital Hierarchies (SDHs). The definition has been made e.g. CCITT Recommendations G.707 to G.709 and G.781 to G.784. The synchronous digital hierarchy is based on STM-N transport frames (Synchronous Transport Module), which exist at several 35 hierarchical levels N (N = 1, 4.16 ...). Existing PCM systems, such as 2 94811 systems, such as 2, 8, and 34 Mbit / s systems, are multiplexed into a synchronous 155.520 Mbit / s frame at the lowest level (N = 1) of the SDH hierarchy, referred to above as the STM system. l-frame. At the higher levels of the hierarchy 5, the bit rates are multiples of the lowest level. In principle, all nodes in a synchronous transmission network are synchronized to a single clock. However, if some nodes lost connection to a common clock, it would lead to difficulties in connections between nodes. At reception, the phase of the frame 10 must also be able to be easily determined. For the above reasons, an indicator has been introduced in SDH communication, which is a number indicating the phase of the payload within a frame, that is, the pointer points to the byte in the STM frame from which the payload begins.
15 Kuviossa 1 on havainnollistettu STM-N-kehyksen ra kennetta, ja kuviossa 2 yhtä STM-l-kehystä. STM-N-kehys koostuu matriisista, jossa on 9 riviä ja N kertaa 270 saraketta siten, että jokaisen rivin sarakkeen risteyskohdassa on yksi tavu. N x 9:n ensimmäisen sarakkeen rivit 1-*! 20 3 ja 5-9 käsittävät otsikkoalueen SOH (Section OverHead), ja rivi 4 AU-osoittimen. Loppuosan kehysrakenteesta muodostaa N kertaa 261 sarakkeen pituinen osa, johon sisältyy STM-N-kehyksen hyötykuormaosa.Figure 1 illustrates the structure of an STM-N frame, and Figure 2 illustrates one STM-1 frame. The STM-N frame consists of a matrix with 9 rows and N times 270 columns so that there is one byte at the intersection of the column in each row. Rows 1- * of the first column of N x 9! 20 3 and 5-9 comprise a header area SOH (Section OverHead), and line 4 an AU pointer. The remainder of the frame structure is N times the 261 column length portion that includes the payload portion of the STM-N frame.
Kuvio 2 havainnollistaa yhtä STM-l-kehystä, jonka 25 rivi on siis 270 tavun pituinen edellä esitetyn mukaises-ti. Hyötykuormaosa käsittää yhden tai useamman hallintoyksikön AU (Administration Unit). Kuvion esimerkkitapauksessa hyötykuormaosa muodostuu AU-4-yksiköstä, johon on sijoitettu vastaavasti virtuaalinen kontti VC-4 (Virtual 30 Container). (Vaihtoehtoisesti siirtokehys STM-l voi sisäl-. tää kolme AU-3-yksikköä, joista kuhunkin on sijoitettu vastaava virtuaalinen kontti VC-3). VC-4 muodostuu puolestaan kunkin rivin alussa olevasta yhden tavun pituisesta (yhteensä 9 tavua) reittiotsikosta PÖH (PathOverHead) sekä 35 hyötykuormaosasta, jonka sisältämät alemman tason kehykset 3 94811 sisältävät myös tavuja, jotka mahdollistavat liitäntäta-sauksen suorittamisen mapituksen yhteydessä mapitettavan informaatiosignaalin nopeuden poiketessa jossain määrin nimelii sarvostaan.Figure 2 illustrates one STM-1 frame, 25 rows of which is thus 270 bytes in length as described above. The payload part comprises one or more administration units AU (Administration Unit). In the example case of the figure, the payload part consists of an AU-4 unit, in which a virtual container VC-4 (Virtual 30 Container) is placed, respectively. (Alternatively, the transmission frame STM-1 may contain three AU-3 units, each of which is housed in a corresponding virtual container VC-3). The VC-4, in turn, consists of a one-byte (9 bytes in total) path header (PathOverHead) at the beginning of each line and 35 payload sections, the lower level frames of which 3,94811 also contain bytes that allow connection equalization when mapping the information signal to be mapped. degree of name value.
5 Jokaisella tavulla, joka on AU-4-yksikössä, on oma paikkanumeronsa. Edellä mainittu AU-osoitin sisältää VC-4-kontin ensimmäisen tavun paikan VC-4-yksikössä. Osoittimien avulla voidaan suorittaa SDH-verkon eri pisteissä positiivisia tai negatiivisia osoitintasauksia. Jos verkon 10 solmuun, joka toimii tietyllä kellotaajuudella, tuodaan ulkopuolelta virtuaalinen kontti, jonka kellotaajuus on äskeistä suurempi, on seurauksena datapuskurin täyttyminen. Tällöin on suoritettava negatiivinen tasaus: vastaanotetusta VC-kontista siirretään yksi tavu (VC-4-kontin 15 tapauksessa 3 tavua) lähetettävän kehyksen otsikkotilan puolelle ja osoittimen arvoa pienennetään vastaavasti yhdellä. Jos taas vastaanotetulla VC-kontilla on solmun kellonopeuteen nähden pienempi nopeus, pyrkii datapuskuri tyhjenemään. Tällöin on suoritettava positiivinen tasaus: ” 20 lähetettävään VC-konttiin lisätään täytetavu (VC-4-kontin tapauksessa 3 tavua) ja osoittimen arvoa kasvatetaan yhdellä.5 Each byte in the AU-4 has its own slot number. The above-mentioned AU pointer contains the location of the first byte of the VC-4 container in the VC-4 unit. Pointers can be used to perform positive or negative pointer alignments at different points on the SDH network. If a virtual container with a higher clock frequency than the recent one is brought in from a node in the network 10 operating at a certain clock frequency, the data buffer will be filled. In this case, a negative equalization must be performed: one byte (3 bytes in the case of VC-4 container 15 bytes) is transferred from the received VC container to the header state side of the frame to be transmitted, and the pointer value is decremented accordingly by one. On the other hand, if the received VC container has a lower speed than the node clock speed, the data buffer tends to empty. In this case, a positive alignment must be performed: “A fill byte is added to the 20 VC containers to be sent (3 bytes in the case of a VC-4 container) and the value of the pointer is increased by one.
Kuvio 3 esittää sitä, kuinka STM-N-kehys on mahdollista muodostaa olemassaolevista bittivirroista. Nämä bit-25 tivirrat (1.5, 2, 6, 8, 34, 45 tai 140 Mbit/s, jotka on * esitetty kuviossa oikealla) pakataan ensimmäisessä vai heessa CCITT:n määrittelemiin kontteihin C (engl. Container) . Toisessa vaiheessa lisätään kontteihin ohjaustietoa sisältäviä otsikkotavuja, jolloin saadaan edellä esi-30 tetty virtuaalinen kontti VC-ll, VC-12, VC-2, VC-3 tai VC-. 4 (lyhenteiden perässä esiintyvistä indekseistä ensimmäi nen viittaa hierarkiatasoon ja toinen bittinopeuteen). Tämä virtuaalinen kontti pysyy koskemattomana matkallaan synkronisen verkon läpi aina kontin määränpäähän asti.Figure 3 shows how it is possible to form an STM-N frame from existing bitstreams. These bit-25 streams (1.5, 2, 6, 8, 34, 45 or 140 Mbit / s, shown * on the right in the figure) are packed in the first step in containers C (Container) defined by CCITT. In the second step, header bytes containing control information are added to the containers to obtain the virtual container VC-11, VC-12, VC-2, VC-3 or VC- shown above. 4 (of the indices after the abbreviations, the first refers to the hierarchy level and the second to the bit rate). This virtual container remains intact on its journey through the synchronous network all the way to the destination of the container.
35 Virtuaalisista konteista muodostetaan edelleen (hierarkia- 4 94811 tasosta riippuen) joko ns. aliyksiköitä TU (Tributary Unit) tai edellä esitettyjä AU-yksiköitä (AU-3 ja AU-4) lisäämällä niihin osoittimet. AU-yksikkö voidaan mapittaa suoraan STM-1-kehykseen, mutta TU-yksiköt on koottava ali-5 yksikköryhmien TUG (Tributary Unit Group) ja VC-3- sekä VC-4-yksiköiden kautta AU-yksiköiden muodostamiseksi, jotka sitten voidaan mapittaa STM-l-kehykseen. Kuviossa 3 on mapitusta (engl. mapping) merkitty yhtenäisellä ohuella viivalla, kohdistusta (aligning) katkoviivalla, ja multi-10 pleksausta (multiplexing) yhtenäisellä paksummalla viivalla.35 Virtual containers are further formed (depending on the level of the hierarchy 4,94811) into either the so-called subunits TU (Tributary Unit) or the above AU units (AU-3 and AU-4) by adding pointers. The AU can be mapped directly to the STM-1 frame, but the TUs must be assembled through sub-5 unit groups TUG (Tributary Unit Group) and VC-3 and VC-4 units to form AUs, which can then be mapped to the STM -L-frame. In Figure 3, mapping is indicated by a solid thin line, aligning by a dashed line, and multiplexing by a solid thicker line.
Kuten kuviosta 3 voidaan havaita, STM-1-kehyksen muodostamiseen on olemassa useita vaihtoehtoisia tapoja, samoin voi esimerkiksi ylimmän tason virtuaalisen kontin 15 VC-4 sisältö vaihdella sen mukaan, miltä tasolta ja miten sitä on lähdetty rakentamaan. STM-l-signaaliin voi siten sisältyä esim. 3 TU-3-yksikköä tai 21 TU-2-yksikköä tai 63 TU-12-yksikköä tai jokin näiden mainittujen yksikköjen yhdistelmä. Ylemmän tason yksikön sisältäessä useita alemman **· 20 tason yksiköitä, esim. VC-4-yksikön sisältäessä vaikkapa TU-12-yksiköitä (joita on siis yhdessä VC-4-yksikössä yhteensä 63 kappaletta, vrt. kuvio 3) , on alemman tason yksiköt mapitettu ylemmän tason kehykseen käyttäen lomitusta (interleaving) siten, että kustakin alemman tason 25 yksiköstä on ensin otettu peräkkäin ensimmäiset tavut, sen ‘ jälkeen toiset tavut jne. Kuvion 2 esimerkissä on esitet ty, kuinka VC-4-yksikössä on ensin peräkkäin kaikkien 63 TU-12-yksikön ensimmäiset tavut, sen jälkeen kaikkien 63 TU-12-yksikön toiset tavut, jne.As can be seen from Figure 3, there are several alternative ways of forming the STM-1 frame, as well as, for example, the contents of the top-level virtual container 15 VC-4 may vary depending on the level and how it has been started. The STM-1 signal may thus include, for example, 3 TU-3 units or 21 TU-2 units or 63 TU-12 units, or some combination of these. When a higher level unit contains several lower ** · 20 level units, eg when a VC-4 unit contains, for example, TU-12 units (there are thus a total of 63 units in one VC-4 unit, cf. Figure 3), there is a lower level the units are mapped to the upper level frame using interleaving so that the first bytes are taken first from each of the lower level 25 units, then the second bytes, etc. The example of Figure 2 shows how the VC-4 unit first takes all 63 bytes. The first bytes of the TU-12, followed by the second bytes of all 63 TU-12, etc.
30 Koska edellä kuvatut SDH-kehysrakenteet eivät kuulu . varsinaisen keksinnöllisen ajatuksen piiriin, kuten ei myöskään näiden kehysrakenteiden muodostaminen, ei niitä kuvata tässä yhteydessä tämän enempää. SDH-kehysrakenteita ja niiden muodostamista on kuvattu esimerkiksi viitteissä 35 [1] ja [2], joihin viitataan tarkemman kuvauksen suhteen .1 SU S- Hill M I Rl : 1 5 94811 (viiteluettelo on selitysosan lopussa).30 Because the SDH frame structures described above are not included. within the scope of the actual inventive idea, as well as the formation of these frame structures, they will not be described further in this context. SDH frame structures and their formation are described, for example, in references 35 [1] and [2], which are referred to for a more detailed description.1 SU S-Hill M I R1: 1 5 94811 (reference list is at the end of the explanatory note).
Useiden saman hierarkiatason signaalien kohdistus (vrt. kuvio 3) toisiinsa suoritetaan yleensä osoitinope-raatioilla, mutta esim. toistinlaitteissa ei osoitinope-5 raatioita saa suorittaa, vaan niissä voidaan käsitellä ainoastaan STM-1-kehyksen jänneotsikkoa RSOH (Regenerator Section OverHead). Mikäli ei voida käyttää osoitinoperaa-tioita kohdistamiseen, voitaisiin kohdistaminen suorittaa esim. siirtorekisterityyppisenä ratkaisuna säätämällä eri 10 signaalien viiveitä. Tällainen ratkaisu asettaa kuitenkin melko ankarat vaatimukset kellosignaalin ominaisuuksien, kuten esim. huojunnan toleransseille.The alignment of several signals in the same hierarchy level (cf. Fig. 3) is usually performed with pointer operations, but e.g. in repeater devices pointer speeds are not allowed to be performed, but only the STM-1 frame string header RSOH (Regenerator Section OverHead) can be processed. If pointer operations cannot be used for alignment, alignment could be performed, for example, as a shift register type solution by adjusting the delays of different signals. However, such a solution places quite strict requirements on the tolerances of the characteristics of the clock signal, such as, for example, jitter.
Esillä olevan keksinnön tarkoituksena on saada aikaan menetelmä ja laite, joka ei aseta suuria vaati-15 muksia käytettävälle kellosignaalille ja jonka avulla saman hierarkiatason signaalit voidaan kohdistaa toisiinsa mahdollisimman yksinkertaisella tavalla automaattisesti, toisin sanoen ilman, että lähtevän ja tulevan signaalin vaihetta on koko ajan tarkkailtava. Tämä päämäärä saa-·: 20 vutetaan keksinnön mukaisella menetelmällä ja keksinnön mukaisella laitteella, joista menetelmälle on tunnusomaista se, mitä kuvataan oheisen patenttivaatimuksen l tunnus-merkkiosassa ja laitteelle se, mitä kuvataan oheisen patenttivaatimuksen 6 tunnusmerkkiosassa.It is an object of the present invention to provide a method and apparatus which does not place great demands on the clock signal used and which allows signals of the same hierarchy level to be aligned with each other in the simplest possible way, i.e. without constantly monitoring the phase of the outgoing and incoming signals. This object is achieved by a method according to the invention and a device according to the invention, the method being characterized by what is described in the characterizing part of the appended claim 1 and the device by what is described in the characterizing part of the appended claim 6.
25 Keksinnön ajatuksena on säätää kehyksen tietystä t vaiheesta aloitettavan viivemittauksen osoittamien vaihe-erojen perusteella kunkin signaalin talletusaikaa puskurissa siten, että signaalit saadaan kohdistetuiksi toisiinsa. Vaikka säätö tehdään lukevan kellosignaalin jakson 30 määrääminä portaina, ei talletusaika silti ole sidottu kokonaisiin kellojaksoihin, koska kirjoituskellon vaihe • * voi liukua lukukelloon nähden.The idea of the invention is to adjust the storage time of each signal in the buffer on the basis of the phase differences indicated by the delay measurement starting from a certain t phase of the frame so that the signals are aligned with each other. Although the adjustment is made in steps determined by the period of the read clock signal 30, the recording time is still not tied to whole clock periods, because the phase of the write clock • * may slide relative to the read clock.
Seuraavassa keksintöä ja sen edullisia suoritusmuotoja kuvataan tarkemmin viitaten oheisten kuvioiden 4-6 35 mukaisiin esimerkkeihin oheisissa piirustuksissa, joissa 6 94811 kuvio 1 esittää yhden STM-N-kehyksen perusrakennetta, kuvio 2 esittää yhden STM-1-kehyksen rakennetta, kuvio 3 esittää STM-N-kehyksen muodostamista olemas-5 sa olevista PCM-järjestelmistä, kuvio 4 esittää lohkokaaviona synkronisen digitaalisen tietoliikennejärjestelmän STM-4-solmupistettä, kuvio 5 esittää kuviossa 4 esitetyn STM-4-yksikön kohdistuspiiristöä, ja 10 kuvio 6 esittää tarkempaa lohkokaaviota yhdestä kuviossa 5 esitetystä kohdistuspiiristä.In the following, the invention and its preferred embodiments will be described in more detail with reference to the examples of the accompanying Figures 4-635 in the accompanying drawings, in which 6 94811 Figure 1 shows the basic structure of one STM-N frame, Figure 2 shows the structure of one STM-1 frame; N-frame generation from existing PCM systems, Fig. 4 shows a block diagram of an STM-4 node of a synchronous digital communication system, Fig. 5 shows the alignment circuitry of the STM-4 unit shown in Fig. 4, and Fig. 6 shows a more detailed block diagram of one of the STM-4 units shown in Fig. 5. the alignment.
Kuviossa 4 on esitetty SDH-verkon STM-4-solmua, joka käsittää useita rinnakkaisia liitäntäyksiköltä 41, joista kukin vastaanottaa (ensimmäinen siirtosuunta) kuidulta 42 15 saapuvaa STM-l-signaalia ja lähettää (toinen siirtosuunta) STM-l-signaalin kuidulle. Vastaanotetuista STM-l-signaa-leista muodostetaan STM-4-yksikössä 43 STM-4-signaali kuidulle 44 ja vastaavasti kuidulta 44 saapuvasta STM-4-sig-naalista erotetaan neljä STM-l-signaalia kuiduille 42.Figure 4 shows an STM-4 node of an SDH network comprising a plurality of parallel STM-1 signals from the interface unit 41, each of which receives (first transmission direction) an STM-1 signal from fiber 42 and transmits (second transmission direction) an STM-1 signal to the fiber. In the STM-4 unit 43, an STM-4 signal is generated for the fiber 44 from the received STM-1 signals, and four STM-1 signals for the fibers 42 are separated from the STM-4 signal from the fiber 44, respectively.
20 Tässä esityksessä tarkastellaan edellä mainittua ensimmäistä siirtosuuntaa.20 This presentation considers the first direction of transmission mentioned above.
Liitäntäyksikkö 41 muuttaa STM-1-signaalit sähköiseen muotoon ja lähettää ne edelleen solmun sisäistä väylää B pitkin STM-4-yksikölle 43, joka muodostaa niistä 25 edelleen STM-4-signaalin. Ongelman tällaisessa tilanteessa muodostavat sisäisen väylän B viiveet, jotka ovat kullekin STM-l-signaalille erisuuret. Vaikka siis liitäntäyksiköt lähettävätkin STM-l-signaalit väylälle (joka yleensä toteutetaan laitteen taustalevyllä) kellosignaalin samalla 30 reunalla, saapuvat ne STM-4-yksikköön hieman eri aikoina.The interface unit 41 converts the STM-1 signals into electronic form and forwards them along the internal bus B of the node to the STM-4 unit 43, which further generates an STM-4 signal from them. The problem in such a situation is the delays of the internal bus B, which are different for each STM-1 signal. Thus, although the interface units send STM-1 signals to the bus (usually implemented on the backplane of the device) at the same edge of the clock signal, they arrive at the STM-4 unit at slightly different times.
. (Osittain tämä johtuu jo mainitun kellosignaalin eri laisesta kulkuviiveestä eri liitäntäyksiköihin.). (This is partly due to the different propagation delay of the already mentioned clock signal to the different interface units.)
Edellä viitattujen kulkuaikäerojen johdosta on STM- 4-yksikössä 43 suoritettava saapuvien STM-l-signaalien ke-35 hysten kohdistus. Tämä suoritetaan kuviossa 5 esitetyllä • 94811 7 keksinnön mukaisella kohdistuspiiristöllä 50, joka käsittää neljä rinnakkaista kohdistuspiiriä 51, jotka on kuviossa erotettu toisistaan numeroimalla ne viitemerkeillä #l-#4. Kullekin kohdistuspiirille tuodaan liitäntäpiiriltä 5 STM-l-hyÖtysignaali D, kehyssynkronointisignaali FS sekä kellosignaali CLK1. Kohdistuksen suorittamiseksi yksi koh-distuspiireistä 51, tässä tapauksessa piiri numero 1, antaa kehyksen tietystä vaiheesta mitatun viivejakson jälkeen referenssipulssin AI, jonka esiintymishetkeä käyte-10 tään muihin kohdistuspiireihin (#2-#4) nähden referenssinä, jonka perusteella kohdistus suoritetaan. Tätä varten on kohdistuspiirin #1 antama referenssisignaali AI kytketty kaikille muille kohdistuspiireille 51. Kohdistuspiirin #1 erilaisesta asemasta johtuen kutsutaan sitä jäljem-15 pänä master-piiriksi ja muita kohdistuspiirejä (#2-#4) slave-piireiksi.Due to the transit time differences referred to above, the frames of the incoming STM-1 signals must be aligned in the STM-4 unit 43. This is done by the alignment circuit 50 according to the invention shown in Fig. 5, which comprises four parallel alignment circuits 51, which are separated from each other in the figure by numbering them with reference numerals # 1- to # 4. For each alignment circuit, an STM-1 utility signal D, a frame synchronization signal FS and a clock signal CLK1 are supplied from the interface circuit 5. To perform the alignment, one of the alignment circuits 51, in this case circuit 1, outputs a frame pulse A1 after a delay period measured from a certain phase, the occurrence of which is used relative to the other alignment circuits (# 2- # 4) as a reference for performing the alignment. To this end, the reference signal A1 provided by the alignment circuit # 1 is connected to all other alignment circuits 51. Due to the different position of the alignment circuit # 1, it is hereinafter referred to as the master circuit and the other alignment circuits (# 2- # 4) as slaves.
Kun STM-l-signaalien kohdistus on suoritettu STM-4-yksikön 43 sisäänmenossa keksinnön mukaisella tavalla, kytketään data edelleen STM-4-yksikön osoittimenmuodostus-20 ja multipleksointipiireille STM-4-signaalin muodostamiseksi sinänsä tunnetulla tavalla tavulomittamalla neljästä STM-l-signaalista. Koska tämä ei kuitenkaan kuulu enää keksinnön mukaisen ajatuksen piiriin, ei näitä piirejä kuvata tässä yhteydessä.When the alignment of the STM-1 signals is performed at the input of the STM-4 unit 43 in accordance with the invention, the data is further coupled to the pointer generation and multiplexing circuits of the STM-4 unit to generate an STM-4 signal in a manner known per se by byte interleaving from four STM-1 signals. However, since this is no longer within the scope of the idea of the invention, these circuits will not be described in this context.
25 Kuviossa 6 on esitetty lohkokaaviona yhden kohdis- tuspiirin 51 tarkempaa rakennetta. Kohdistuspiiri käsittää joustavan puskurin 61, josta kuviossa 6 on esitetty ainoastaan lähtöpuoli (lukupuoli), lukuosoitelaskurin 62 lu-kuosoitteen antamiseksi joustavalle puskurille, viivelas-30 kurin 63, joka mittaa kehyksen tietystä vaiheesta kulunutta viivettä ja jonka avulla avulla saadaan säädettyä » * lukuosoitetta sekä multiplekserin 64, jolla valitaan kus sakin kohdistuspiirissä oikea signaali lukuosoitelaskuril-le 62.Figure 6 is a block diagram showing a more detailed structure of one of the alignment circuits 51. The alignment circuit comprises a flexible buffer 61, of which only the output side (read side) is shown in Fig. 6, for assigning a read address of the read address counter 62 to the flexible buffer, a delay counter-disc 60 which measures the delay from a certain phase of the frame and adjusts the »* read address and multiplexer. 64 for selecting the correct signal for the read address counter 62 in each alignment circuit.
35 Kohdistuspiirissä 51 sisääntuleva data D kirjoite- 8 94811 taan joustavalle puskurille 61, josta se luetaan edelleen kuviossa 6 esitettyjen elimien avulla. Datan ohella talletetaan puskuriin tieto kehyksen vaiheesta. Tätä signaalia on kuviossa merkitty viitemerkillä FS, ja se voi periaat-5 tessa ilmoittaa minkä tahansa kohdan kehyksessä, kunhan vain kyseinen kohta on sama kaikille kohdistettaville signaaleille.In the alignment circuit 51, the incoming data D is written to a flexible buffer 61, from which it is further read by the means shown in Fig. 6. In addition to the data, information about the phase of the frame is stored in the buffer. This signal is indicated in the figure by the reference symbol FS, and can in principle indicate any point in the frame, as long as that point is the same for all signals to be targeted.
Synkronointipulssi FS aloittaa keksinnön mukaisen kohdistusprosessin jokaisessa kohdistuspiirissä käynnistä-10 mällä viivelaskurin 63 samalla kun se luetaan (datan rinnalla) ulos puskurista 61. Ennalta määrätyn viivejakson jälkeen, kun viivelaskuri 63 on saavuttanut ennalta määrätyn lukeman, antaa viivelaskuri ensimmäiseen ulostuloonsa referenssipulssin An (n=l, 2, 3 tai 4). Master-piirillä 15 (n*l) johdetaan kyseinen referenssipulssi AI multiplekse rin 64 kautta lukuosoitelaskurin 62 ensimmäiseen sisään-menoon REF. Master-piirillä on siis multiplekserissä 64 valittuna viivelaskurilta 63 tuleva haara. Lisäksi master-piirin referenssipulssi AI johdetaan muille kohdistuspii-20 reille (#2-#4), kuten kuviossa 5 esitettiin.The synchronization pulse FS starts the alignment process according to the invention in each alignment circuit by starting the delay counter 63 while reading (alongside the data) out of the buffer 61. After a predetermined delay period, when the delay counter 63 has reached a predetermined reading, the delay counter , 2, 3 or 4). The master circuit 15 (n * 1) passes this reference pulse A1 via the multiplexer 64 to the first input REF of the read address counter 62. Thus, the master circuit has a branch from the delay counter 63 selected in the multiplexer 64. In addition, the reference pulse A1 of the master circuit is applied to other alignment silicon-20s (# 2- # 4), as shown in Fig. 5.
Referenssipulssin AI esiintymishetkellä saadaan viivelaskurin 63 lukemasta CV lukuosoitteen inkrementoin-tiarvo. Tämä arvo ladataan viivelaskurin toisesta ulostulosta kyseistä esiintymishetkeä seuraavalla kellosignaalin 25 CLK2 nousevalla reunalla lukuosoitelaskurin 62 inkremen-tointiaskeleen säätösisäänmenoon INC1. Uudeksi lukuosoit-teeksi, joka kytketään joustavan puskurin lu-kuosoitesisäänmenoon RA, saadaan vanha osoitearvo lisättynä sillä viivelaskurin arvolla CV, joka laskurilla on 30 referenssipulssin AI esiintymishetkellä (arvo CV voi olla . myös negatiivinen, jolloin puhutaan vastaavasti dekremen- tointiarvosta).At the time of the occurrence of the reference pulse AI, the increment value of the read address CV is obtained from the reading of the delay counter 63. This value is loaded from the second output of the delay counter at the rising edge of the clock signal 25 CLK2 following that occurrence to the control input INC1 of the increment step of the read address counter 62. The new read address, which is connected to the read address input RA of the flexible buffer, is obtained by adding the old address value CV with the delay counter value CV at the time of occurrence of the 30 reference pulses A1 (the value CV can also be negative, in which case we speak of the decryption value).
Ratkaisun saamiseksi mahdollisimman yksinkertaiseksi on edullista, että viivelaskuri antaa referenssipulssin 35 silloin, kun sen lukema CV on +1. Koska master-piirillä 9 94811 takaisinkytketään referenssipulssi piirin omalle lukuosoi-telaskurille, master-piirin lukuosoitelaskuri askeltaa tässäkin tapauksessa normaalisti (inkrementointiaskel on yksikön suuruinen).In order to make the solution as simple as possible, it is advantageous for the delay counter to give a reference pulse 35 when its read CV is +1. Since the master circuit 9 94811 feeds back the reference pulse to the circuit's own read address counter, the read address counter of the master circuit steps normally in this case as well (the increment step is one unit).
5 Muilla kohdistuspiireillä (ns. slave-piireillä #2- #4) valitaan multiplekserillä 64 sisääntulolinjalta LI saatava signaali ulostuloon. Tähän sisääntulolinjaan kytketään master-piiriltä tuleva refenssisignaali AI, joka kytketään kohdistuspiirin lukuosoitelaskurin 62 referens-10 sisisäänmenoon REF. Tällöin se viivelaskurin arvo CV, joka saadaan lukuosoitelaskurin inkrementointi-/dekrementoin-tiarvona referenssipulssin hetkellä, poikkeaa master-piirin inkrementointiarvosta sen mukaan, mikä on vastaavien STM-signaalien vaihe-ero. Viivelaskurin antamalla inkre-15 mentointi-/dekrementointiarvolla säädetään siis joustavaan puskuriin tapahtuvan kirjoituksen ja joustavasta puskurista tapahtuvan luvun keskinäistä aikaväliä (eli säädetään sen ajan pituutta, jonka data on talletettuna joustavaan puskuriin). Tällä tavoin voidaan kunkin signaalin vaihetta 20 säätää master-piirin signaalin vaiheeseen nähden siten, että kaikkien signaalien kehykset tulevat toisiinsa nähden kohdistetuiksi (samaan vaiheeseen). Huomattakoon vielä, että kohdistus suoritetaan edellä kuvatulla tavalla automaattisesti kerran kehyksen aikana kehyssynkronointisig-25 naalin FS aloittamana, ja että lukuosoitelaskuri laskee muuten normaalisti eteenpäin (inkrementointiaskel on +1) sen kellosisäänmenoon C kytketyn kellosignaalin CLK2 nousevilla reunoilla (eli puskurista luetaan normaalisti kehyksen muiden tavujen aikana).5 Other alignment circuits (so-called slave circuits # 2- # 4) select the signal from the input line L1 to the output by the multiplexer 64. A reference signal A1 from the master circuit is connected to this input line, which is connected to the reference input 10F of the alignment circuit read address counter 62. In this case, the value CV of the delay counter obtained as the increment / decrement value of the read address counter at the moment of the reference pulse differs from the increment value of the master circuit according to the phase difference of the corresponding STM signals. The increment / decrement value provided by the delay counter thus adjusts the time interval between the writing to the flexible buffer and the reading from the flexible buffer (i.e., adjusts the length of time the data is stored in the flexible buffer). In this way, the phase 20 of each signal can be adjusted with respect to the signal phase of the master circuit so that the frames of all signals become aligned with each other (the same phase). It should also be noted that the alignment is performed automatically once per frame as described above, initiated by the frame synchronization signal FS, and that the read address counter otherwise counts normally forward (increment step is +1) at the rising edges of the clock signal CLK2 connected to its clock input C. ).
30 Kohdistuspiirit on edellä esitetty mahdollisimman , identtisinä. Olisi tietenkin mahdollista rakentaa master- piiri selvemmin erilaisena kuin slave-piirit, jolloin esim. multiplekseriä ei olisi lainkaan ja sisääntulolinja • LI olisi vain slave-piireillä. Edellä kuvattu suoritusmuo- 35 to on kuitenkin sikäli edullinen, että siinä master- ja 10 94811 slave-piirit poikkeavat toisistaan vain referenssipulssin kytkennän ja multiplekserin ohjauksen osalta. Vaikka siis myös slave-piirien viivelaskurit antaisivatkin referenssi-pulssin saavutettuaan tietyn ennalta määrätyn arvon, ei 5 näitä referenssipulsseja kytketä toiminnallisesti mihinkään.30 The alignment circuits shown above are as identical as possible. Of course, it would be possible to build the master circuit more clearly than slave circuits, in which case, for example, there would be no multiplexer at all and the input line • LI would only be on slave circuits. However, the embodiment described above is advantageous in that the master and sledge circuits differ only in the switching of the reference pulse and the control of the multiplexer. Thus, even if the delay counters of the slave circuits also give a reference pulse after reaching a certain predetermined value, these reference pulses are not functionally connected to anything.
Viivelaskurit 63 voivat olla esim. neljäbittisiä alaspäin laskevia laskureita, joiden laskenta-alue on sellainen, että edellä mainittu arvo +1 esiintyy suurin 10 piirtein laskenta-alueen puolessa välissä (esim. laskenta-alue 7,6...0,-1,-2...-7). Arvo +1 on luonnollisestikin edullista ottaa referenssipulssin esiintymishetkeä vastaavaksi viivelaskurin arvoksi, koska se vastaa lukuosoite-laskurin normaalia inkrementointiarvoa. Toisaalta on edul-15 lista, että arvo +1 esiintyy suurin piirtein puolivälissä laskenta-aluetta, koska slave-piirien signaalit voivat olla joko jäljessä tai edellä master-piirin signaalia.The delay counters 63 may be, for example, four-bit count-down counters, the calculation range of which is such that the above-mentioned value +1 occurs approximately in the middle of the calculation range (e.g. the calculation range 7.6 ... 0, -1, -2 ...- 7). Of course, it is advantageous to take a value of +1 as the value of the delay counter corresponding to the moment of occurrence of the reference pulse, since it corresponds to the normal increment value of the read address counter. On the other hand, it is advantageous to list that the value +1 occurs approximately halfway through the calculation range, because the signals of the slave circuits may be either behind or above the signal of the master circuit.
Esim. jos käytetään edellä kuvattua laskenta-aluetta ja slave-piirin viivelaskurin arvo on jokin arvoista 7,6...2, 20 slave-piirin signaali on jäljessä master-piirin signaalia, jolloin ko. signaalin lukua ja kirjoitusta on säädettävä ajallisesti lähemmäksi toisiaan. Vastaavasti, jos slave-piirin viivelaskurin arvo on jokin arvoista o...—7, slave-piirin signaali on edellä master-piirin signaalia, jolloin 25 ko. signaalin lukua ja kirjoitusta on säädettävä ajallisesti kauemmaksi toisistaan. Kohdistuksen jälkeen saadaan kaikilta viivelaskureilta arvo +1 referenssipulssin esiin-tymishetkellä.For example, if the calculation range described above is used and the value of the delay counter of the slave circuit is one of the values 7.6 ... 2, the signal of the 20 slave circuits lags behind the signal of the master circuit, whereby the the reading and writing of the signal must be adjusted closer in time. Correspondingly, if the value of the delay counter of the slave circuit is one of the values o ...— 7, the signal of the slave circuit is above the signal of the master circuit, whereby 25. the reading and writing of the signal must be adjusted farther apart. After alignment, a value of +1 is obtained from all delay counters at the time the reference pulse occurs.
Vaikka keksintöä on edellä selostettu viitaten 30 oheisten piirustusten mukaisiin esimerkkeihin, on selvää, , ettei keksintö ole rajoittunut siihen, vaan sitä voidaan muunnella edellä ja oheisissa patenttivaatimuksissa esitetyn keksinnöllisen ajatuksen puitteissa. Vaikka edellä on keksintöä kuvattu nimenomaan SDH-järjestelmään liittyvänä 35 esimerkkinä, on keksinnön mukainen ratkaisu luonnollises- ;· : IK t MU l:l.t a» : : 94811 11 tikin sovellettavissa mihin tahansa vastaavaan järjestelmään, esim. SONET-järjestelmään. Vaikka keksintöä on lisäksi kuvattu viitaten STM-l-tasoiseen signaaliin, on selvää, että keksintöä voidaan soveltaa millä tahansa hierar-5 kiatasolla olevien signaalien kohdistamiseen.Although the invention has been described above with reference to the examples according to the accompanying drawings, it is clear that the invention is not limited thereto, but can be modified within the scope of the inventive idea set forth above and in the appended claims. Although the invention has been described above specifically as an example related to an SDH system, the solution according to the invention is naturally applicable to any corresponding system, e.g. a SONET system. Although the invention has further been described with reference to an STM-1 level signal, it is clear that the invention can be applied to the alignment of signals at any hierarchical level.
Viiteluettelo: [1] . CCITT Blue Book, Recommendation G.709: "Synch-10 ronous Multiplexing structure", May 1990.Reference list: [1]. CCITT Blue Book, Recommendation G.709: "Synch-10 ronous Multiplexing structure", May 1990.
[2] . SDH - Ny digital hierarki, TELE 2/90.[2]. SDH - New digital hierarchy, TELE 2/90.
< · t s ‘ > Φ<· T s ’> Φ
Claims (9)
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI932481A FI94811C (en) | 1993-05-31 | 1993-05-31 | Method and apparatus for fitting the frames of signals used in a synchronous digital data communication system |
PCT/FI1994/000216 WO1994028653A1 (en) | 1993-05-31 | 1994-05-30 | A method and a device for aligning frames of signals to be used in a synchronous digital telecommunications system |
DE4493492T DE4493492T1 (en) | 1993-05-31 | 1994-05-30 | Method and device for synchronizing the frames of the signals to be used in a synchronous digital telecommunication system |
GB9521665A GB2293296B (en) | 1993-05-31 | 1994-05-30 | A method and a device for aligning frames of signals to be used in a synchronous digtal telecommunications system |
AU67980/94A AU6798094A (en) | 1993-05-31 | 1994-05-30 | A method and a device for aligning frames of signals to be used in a synchronous digital telecommunications system |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FI932481 | 1993-05-31 | ||
FI932481A FI94811C (en) | 1993-05-31 | 1993-05-31 | Method and apparatus for fitting the frames of signals used in a synchronous digital data communication system |
Publications (4)
Publication Number | Publication Date |
---|---|
FI932481A0 FI932481A0 (en) | 1993-05-31 |
FI932481A FI932481A (en) | 1994-12-01 |
FI94811B FI94811B (en) | 1995-07-14 |
FI94811C true FI94811C (en) | 1995-10-25 |
Family
ID=8538038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FI932481A FI94811C (en) | 1993-05-31 | 1993-05-31 | Method and apparatus for fitting the frames of signals used in a synchronous digital data communication system |
Country Status (5)
Country | Link |
---|---|
AU (1) | AU6798094A (en) |
DE (1) | DE4493492T1 (en) |
FI (1) | FI94811C (en) |
GB (1) | GB2293296B (en) |
WO (1) | WO1994028653A1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19903366A1 (en) * | 1999-01-28 | 2000-08-17 | Siemens Ag | Process for converting Nx-STM-1 signals into STM-N signals |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0683172B2 (en) * | 1988-09-27 | 1994-10-19 | 日本電気株式会社 | Frame alignment method |
JPH0758963B2 (en) * | 1989-01-27 | 1995-06-21 | 日本電気株式会社 | Cell exchange device |
LU87714A1 (en) * | 1989-11-29 | 1990-07-24 | Siemens Ag | METHOD FOR TRANSMITTING A DIGITAL BROADBAND SIGNAL IN A SUBSYSTEM UNIT CHAIN OVER A NETWORK OF A SYNCHRONOUS DIGITAL MULTIPLEX HIERARCHY |
US5033044A (en) * | 1990-05-15 | 1991-07-16 | Alcatel Na Network Systems Corp. | System for aligning transmission facility framing bits to the sonet H4 multiframe indicator byte |
DE69219282T2 (en) * | 1991-11-20 | 1997-08-07 | Nippon Electric Co | Synchronous optical multiplex system |
-
1993
- 1993-05-31 FI FI932481A patent/FI94811C/en active IP Right Grant
-
1994
- 1994-05-30 WO PCT/FI1994/000216 patent/WO1994028653A1/en active Application Filing
- 1994-05-30 DE DE4493492T patent/DE4493492T1/en not_active Ceased
- 1994-05-30 GB GB9521665A patent/GB2293296B/en not_active Expired - Lifetime
- 1994-05-30 AU AU67980/94A patent/AU6798094A/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
GB2293296A (en) | 1996-03-20 |
GB9521665D0 (en) | 1996-01-03 |
GB2293296B (en) | 1998-02-11 |
FI94811B (en) | 1995-07-14 |
FI932481A (en) | 1994-12-01 |
WO1994028653A1 (en) | 1994-12-08 |
FI932481A0 (en) | 1993-05-31 |
AU6798094A (en) | 1994-12-20 |
DE4493492T1 (en) | 1996-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
AU671278B2 (en) | Method for disassembling and assembling frame structures containing pointers | |
CN100512059C (en) | Method and device for transmitting synchronization digital system service in passive optical network | |
FI91349C (en) | A method for implementing a connection in a time or space plane | |
US7804853B2 (en) | Communications system | |
FI91698C (en) | A method for receiving a signal used in a synchronous digital communication system | |
FI90484C (en) | Method and apparatus for monitoring the level of elastic buffer memory utilization in a synchronous digital communication system | |
FI93289C (en) | A method for controlling conditional connections in a synchronous digital communication system | |
CA2520906C (en) | Method and apparatus for frame alignment | |
US7688833B2 (en) | Synchronous transmission network node | |
FI94811C (en) | Method and apparatus for fitting the frames of signals used in a synchronous digital data communication system | |
EP1926256B1 (en) | Method of time aligning the members of a virtual concatenated group in a synchronous transmission system | |
FI91348C (en) | Method for implementing time switching and time switch | |
US7016344B1 (en) | Time slot interchanging of time slots from multiple SONET signals without first passing the signals through pointer processors to synchronize them to a common clock | |
EP0699363B1 (en) | Method and device for making a justification decision at a node of a synchronous digital telecommunication system | |
FI91347B (en) | Method for performing time slot switching and time switch | |
US6377586B1 (en) | Time switching circuit of synchronous super high speed transmission apparatus and controlling method thereof | |
CN101453668B (en) | Method and apparatus for transmitting service of synchronous digital system in passive optical network | |
FI91692B (en) | Method for receiving a signal for a synchronous digital data transmission system | |
FI91697B (en) | Method for receiving a signal used in a synchronous digital communication system | |
EP1040708B1 (en) | Inserting a plurality of higher order virtual containers into a higher order stmframe in an sdh system | |
KR0153688B1 (en) | A tu aligning apparatus using dram in synchornous transmission system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FG | Patent granted |
Owner name: NOKIA TELECOMMUNICATIONS OY |
|
BB | Publication of examined application |