FI93290B - Menetelmä ja laite asynkronisen signaalin siirtämiseksi synkroniseen järjestelmään - Google Patents

Description

93290

Menetelmä ja laite asynkronisen signaalin siirtämiseksi synkroniseen järjestelmään

Keksinnön kohteena on oheisen patenttivaatimuksen 1 5 johdanto-osan mukainen menetelmä ja oheisen patenttivaatimuksen 4 johdanto-osan mukainen laite asynkronisen signaalin siirtämiseksi synkroniseen järjestelmään.

Keksinnön mukaisella ratkaisulla voidaan toteuttaa asynkronisten laitteiden liittäminen synkronisiin laittei-10 siin tai synkronisiin siirtojärjestelmiin. Tällaisia asynkronisia laitteita voivat olla esim. modeemit, tietokoneet ja tietokonepäätteet, erilaiset mittalaitteet tai kirjoittimet. Erityisen tunnettua on käyttää modeemeja tietokoneiden väliseen, puhelinlinjojen välityksellä tapahtuvaan 15 kommunikointiin. Lähetyspäässä modeemi moduloi kantoaaltoa ja lähettää moduloidun signaalin puhelinlinjalle. Vastaanottopäässä toinen modeemi demoduloi vastaanottamansa signaalin alkuperäiseksi datasignaaliksi, jotta vastaanottava tietokone voi prosessoida tietoa. Lähetys- ja vastaanotto-20 päiden välillä on modeemin lähettämä asynkroninen signaali siirretty synkronisessa siirtojärjestelmässä, kuten esim. PCM-järjestelmässä. Synkronisella laitteella tai siirtojärjestelmällä tarkoitetaan sellaista laitetta tai järjestelmää, jossa siirto tapahtuu synkronisesti eli siten, 25 että signaalin kahden merkitsevän hetken välillä on aina kokonaislukumäärä aikaväliyksiköitä.

Tunnetun tekniikan mukaisissa ratkaisuissa toimitaan yleensä siten, että vastaanotettavasta asynkronisesta signaalista erotetaan ensin aloitus- ja lopetusbitit 30 (start- ja stop-bitit) ja varsinaiset databitit talletetaan rekisteriin odottamaan siirtoa synkroniseen järjestelmään. Rekisteristä data luetaan synkronisen järjestelmän edellyttämässä tahdissa. Samalla siihen yhdistetään synkronisen järjestelmän siirtoformaatin edellyttämää tie-35 toa, kuten esim. synkronointi- ja ohjaustietoa. Tällainen ratkaisu on esitetty esim. US-patentissa 5,054,020.

2 93290

Tunnetun tekniikan mukaiset ratkaisut ovat kuitenkin melko monimutkaisia ja vaativat esim. ison rekisterin sekä paljon erilaista logiikkaa, jolloin ne myös vaativat tilaa piirilevyllä tai mikropiirissä.

5 Esillä olevan keksinnön tarkoituksena on päästä eroon edellä kuvatuista epäkohdista ja saada aikaan ratkaisu, joka mahdollistaa hyvin yksinkertaisen käytännön toteutuksen. Tämä päämäärä saavutetaan keksinnön mukaisella menetelmällä ja laitteella, joista menetelmälle on tun-10 nusomaista se, mitä kuvataan oheisen patenttivaatimuksen 1 tunnusmerkkiosassa ja laitteelle se, mitä kuvataan oheisen patenttivaatimuksen 4 tunnusmerkkiosassa.

Keksinnön ajatuksena on toteuttaa tulevan ja lähtevän signaalin välinen nopeuden tasaus toteuttamalla hal-15 littu yli- tai alivuoto asynkronisen signaalin lopetusta! aloitusbitin kohdalla. Ratkaisun ansiosta voidaan puskuroinnissa käyttää ainoastaan yhden bitin pituista rekisteriä.

Synkroniseen järjestelmään siirretty signaali täy-20 tyy myös pystyä siirtämään takaisin asynkroniselle laitteelle. Tämä siirto toteutetaan siten, että aloitus- tai lopetusbitin puuttuessa takaisin siirrettävän signaalin (Dss) merkistä lisätään lähtevän signaalin (Da> vastaavaan merkkiin kyseinen bitti lyhennettynä jän kappaleessa seu-25 raavia merkkejä lyhennetään aloitus- tai lopetusbittiä vastaavasti siten, että tehtyjen lyhennysten yhteisvaikutus kompensoi mainitun lisäyksen.

Seuraavassa keksintöä ja sen edullisia suoritusmuotoja kuvataan tarkemmin viitaten oheisten piirustusten mu-30 kaisiin esimerkkeihin, joissa kuvio 1 esittää lohkokaaviona keksinnön mukaista laitetta, joka toteuttaa asynkronisen signaalin siirron synkroniseen järjestelmään, kuvio 2 esittää kuvion 1 laitteen toteuttamaa siir-35 toa signaalikaaviona tapauksessa, jossa datasiirto synkro-

II

3 93290 niseen järjestelmään on hitaampaa kuin tulevan asynkronisen signaalin nopeus, kuvio 3 esittää kuvion 1 laitteen toteuttamaa siirtoa signaalikaaviona tapauksessa, jossa datasiirto synkro-5 niseen järjestelmään on nopeampaa kuin tulevan asynkronisen signaalin nopeus, kuvio 4 esittää lohkokaaviona laitetta, joka toteuttaa synkroniseen järjestelmään siirretyn signaalin siirron takaisin asynkroniselle laitteelle, ja 10 kuvio 5 esittää kuvion 4 laitteen toteuttamaa siir toa signaalikaaviona.

Kuviossa 1 on esitetty keksinnön mukainen laite, joka muuttaa asynkroniselta laitteelta AD, esim. modeemilta, tulevan asynkronisen signaalin Da synkroniseen järjes-15 telmään SS siirretyksi synkroniseksi signaaliksi Dss. Laite käsittää ensinnäkin ensimmäisen ja toisen taajuusjakajan 11 ja vastaavasti 12, joihin syötetään suuremman taajuuden omaava kellosignaali Cl, joka saadaan synkronisesta järjestelmästä SS. Tämä kello voi olla suoraan synkronisen 20 järjestelmän järjestelmäkello tai se voi olla peräisin oskillaattorista, joka on lukittu synkronisen järjestelmän masterkelloon. Ensimmäinen taajuusjakaja voi siten sijaita myös synkronisessa järjestelmässä. Asynkroninen signaali Da on kytketty yhden bitin pituisen rekisterin 15 datasi-25 säänmenoon D. Asynkronista dataa kirjoitetaan rekisteriin 15 toiselta taajuusjakaJalta 12 saatavan kellosignaalin Cs tahdissa, joka kellosignaali on kytketty rekisterin 15 kellosisäänmenoon C. Ensimmäiseltä taajuusjakajalta 11 saatava kellosignaali Cn syötetään synkronisen järjestel-30 män puolelle, ja sillä ohjataan synkronisen järjestelmän puolella olevaan rekisteriin 16 tapahtuvaa kirjoitusta (eli rekisteristä 15 tapahtuvaa lukua). Rekisterin 15 ulostulossa näkyvä data muodostaa signaalin Ds, joka siirretään edelleen synkroniseen järjestelmään SS siten, että 35 synkroninen järjestelmä ottaa näytteitä ko. signaalista 4 93290 (lukee signaalia) tasaisin väliajoin. Tätä varten on signaali Ds kytketty synkronisen järjestelmän puolella yhden bitin pituisen rekisterin 16 datasisäänmenoon D. Rekisteristä 15 luku (eli rekisteriin 16 kirjoitus) tapahtuu kel-5 lon Cn nousevalla reunalla. Asynkroninen signaali Da on kytketty lisäksi reunantunnistuspiirille 13, joka tunnistaa asynkronisen signaalin nousevia (tai vaihtoehtoisesti laskevia) reunoja käyttäen apunaan suuremman taajuuden omaavaa kelloa Cl, joka on kytketty piirille 13. Reunan-10 tunnistuspiirin 13 ulostulo on kytketty keskityslogiikka-piirin 14 ensimmäiseen sisäänmenoon. Keskityslogiikkapiiri laskee (sen lisäksi, että se myös keskittää näytekellon Cs myöhemmin kuvattavalla tavalla) kunkin merkin bittejä (bittien järjestysnumeroa kunkin merkin sisällä). Keski-15 tyslogiikkapiirin 14 toiseen sisäänmenoon on puolestaan kytketty näytteenottokellona toimiva kellosignaali Cs, ja ko. piirin ulostulo on kytketty ohjaamaan toista taajuus-jakajaa 12.

Seuraavassa laitteen toimintaa kuvataan tarkemmin 20 viitaten kuvioon 2, jossa on esitetty lukukello Cn, kir-joituskello Cs sekä signaalit Da ja Dss. Sisääntulevan asynkronisen signaalin Da yksi merkki muodostuu tässä tapauksessa kahdeksasta peräkkäisestä bitistä, joista ensimmäinen on aina aloitusbitti B ja viimeinen lopetusbitti E. 25 Aloitus- ja lopetusbittien välissä ovat varsinaisen hyöty-datan muodostavat bitit, joita on tässä tapauksessa esitetty juoksevalla numeroinnilla alkaen numerosta 1 ja päätyen numeroon 24. Signaali Dss on esitetty asynkronisen signaalin Da alapuolella. Huomattakoon siis, että ko. sig-30 naalit jakautuvat kuviossa kahdelle eri riville. Sama pätee myös näytteenottokelloon Cs, joka on esitetty asynkronisen signaalin Da yläpuolella.

Tulevasta datasta Da otetaan näytteet rekisteriin 15 näytteenottokellon Cs nousevalla reunalla ja näytteet 35 luetaan rekisteristä (kirjoitetaan rekisteriin 16) kellon li 5 93290

Cn nousevalla reunalla. Esim. ensimmäinen aloitusbitti B kirjoitetaan siten rekisteriin 15 hetkellä Tl ja se luetaan rekisteristä hetkellä T2. Reunantunnistuspiiri 13 tarkkailee koko ajan signaalin Da reunakohtia ja keskitys-5 logiikkapiiri laskee bittien järjestysnumerolta merkin sisällä. Näytteenotto aloitetaan aloitusbitin puolivälissä, mutta koska tulevan signaalin Da nopeus poikkeaa hieman näytteenottotaajuudesta, näytteenottohetki liukuu pikkuhiljaa kohti bitin reunaa. Kun tullaan ensimmäisen mer-10 kin lopetusbitin E kohdalle, kirjoitetaan se rekisteriin 15 hetkellä T8. Tämän jälkeen, koska keskityslogiikkapii-ri 14 on havainnut, että bittien lukumäärä merkkiä kohti on täynnä, se hyväksyy seuraavan lopetus- ja aloituspola-riteettien välisen reunan. Tämän reunan avulla keskityslo-15 giikkapiiri keskittää näytekellon Cs siten, että sen nouseva reuna tulee jälleen aloitusbitin B keskelle. Tässä vaiheessa liu’utetaan siis kellojen Cn ja Cs keskinäistä vaihetta (liu'utusresoluutio riippuu reunantunnistuksen resoluutiosta), jolloin näytekellon Cs nouseva reuna siir-20 tyy tässä tapauksessa lukukellon Cn vastaavan nousevan reunan etupuolelle. Tämän seurauksena kirjoitetaan signaalin Da seuraavana vuorossa oleva aloitusbitti B rekisteriin 15 ennen kuin edellinen lopetusbitti ehditään sieltä lukea. Tässä kohdin tapahtuu siis keksinnön mukainen hal-25 littu ylivuoto eli lopetusbitti hävitetään hallitusti signaalista Dss.

Tämän jälkeen toiminta jatkuu samanlaisena eli kunkin merkin lopetusbitin jälkeen keskitetään näytekello Cs siten, että sen nouseva reuna tulee jälleen aloitusbitin 30 B keskelle. Lopetusbitti häviää jälleen, kun kellon Cs liu'utus siirtää sen etureunaa kellon Cn etureunan toiselle puolelle siten, että kellon Cn kahden etureunan välissä on kaksi kellon Cs etureunaa.

Kuviossa 2 esitettiin tapaus, jossa siirto synkro-35 niseen järjestelmään on hitaampaa kuin tulevan asynkroni- 6 93290 sen signaalin Da nopeus. Kuviossa 3 on esitetty päinvastainen tapaus eli tapaus, jossa näytteenottohetki liukuu pikkuhiljaa kohti bitin etureunaa.

Tässäkin tapauksessa aloitetaan näytteenotto aloi-5 tusbitin keskeltä. Kun tullaan ensimmäisen merkin lopetus-bitin E kohdalle, se kirjoitetaan rekisteriin hetkellä T8. Tämän jälkeen, koska bittien lukumäärä merkkiä kohti on täynnä, keskityslogiikkapiiri 14 hyväksyy seuraavan lopetus- ja aloituspolariteettien välisen reunan. Tämän reunan 10 avulla keskityslogiikkapiiri keskittää näytekellon Cs jälleen siten, että sen nouseva reuna tulee uudelleen aloitusbitin B keskelle. Tässä vaiheessa liu'utetaan siis kellojen Cn ja Cs keskinäistä vaihetta siten, että näytekellon Cs nouseva reuna siirtyy lukukellon Cn nousevan reunan 15 takapuolelle. Tämän seurauksena ehditään lopetusbitti lukea rekisteristä 15 kahteen kertaan ennen kuin seuraavana vuorossa oleva aloitusbitti kirjoitetaan rekisteriin. Tässä kohdin tapahtuu siis keksinnön mukainen hallittu ali-vuoto eli lopetusbitti kahdennetaan hallitusti signaaliin 20 Dss.

Tämän jälkeen toiminta jatkuu samanlaisena eli kunkin merkin lopetusbitin jälkeen keskitetään näytekello Cs siten, että sen nouseva reuna tulee jälleen aloitusbitin B keskelle. Lopetusbitti kahdentuu jälleen, kun kellon Cs 25 liu'utus siirtää sen etureunaa kellon Cn etureunan toisel le puolelle siten, että kellon Cs kahden etureunan välissä on kaksi kellon Cn etureunaa.

Edellä on esitetty keksinnön mukainen ratkaisu asynkronisen signaalin siirtämiseksi synkroniseen järjes-30 telmään. Se, kuinka monta lopetusbittiä on synkronisen signaalin Dss merkeissä riippuu siitä, kuinka monta lopetusbittiä on asynkroniselta laitteelta saatavan signaalin merkeissä. Yleisesti ottaen voidaan kuitenkin todeta, että mikäli keksinnön mukainen menetelmä muuttaa merkissä ole-35 vien lopetusbittien lukumäärää, tapahtuu se joko niin,

(I

7 93290 että lopetusbittien lukumäärä kyseisessä merkissä kasvaa tai vähenee yhdellä.

Edellä kuvatulla menetelmällä aikaansaatu synkroninen signaali Dss on kuitenkin pystyttävä siirtämään 5 toiseenkin siirtosuuntaan eli takaisin asynkroniselle laitteelle, jolloin on huomioitava mm. se, että asynkroniselle laitteelle lähetettävän signaalin merkeissä on aina oltava myös lopetusbitti (yksi tai useampi). Kuviossa 4 onkin esitetty laite, joka siirtää keksinnön mukaista me-10 netelmää käyttäen synkroniseen järjestelmään SS siirretyn signaalin takaisin asynkroniselle laitteelle AD. Laite käsittää tässäkin tapauksessa yhden bitin pituisen rekisterin 45, josta asynkroninen signaali Da luetaan asynkroniselle laitteelle AD. Lisäksi laite käsittää taajuusjaka-15 jän 41, vaihelaskurin 42, ohjaus- ja merkkilogiikkapiirin 43, TAl-portin 44 sekä komparaattorin 46. Kellosignaali Cl, joka saadaan jälleen synkronisesta järjestelmästä SS, on kytketty taajuusjakajan sisäänmenoon, vaihelaskurin 42 kellosisäänmenoon C, ohjaus- ja logiikkapiirin 43 kellosi-20 säänmenoon C ja rekisterin 45 kellosisäänmenoon C. Taajuusjakajan 41 ulostulo on kytketty komparaattorin 46 ensimmäiseen sisäänmenoon ja vaihelaskurin 42 ulostulo puolestaan sen toiseen sisäänmenoon. Vaihelaskurin ulostulo on lisäksi kytketty ohjaus- ja logiikkapiirin 43 yhteen 25 sisäänmenoon, jotta myös ohjaus- ja logiikkapiiri saisi tiedon vaihelaskurin kulloisestakin vaiheesta. Komparaattorin ulostulo on kytketty rekisterin Enable-sisäänmenoon E rekisteriin tapahtuvan kirjoituksen sallimiseksi. Synkronisesta järjestelmästä tuleva signaali Dss on kytketty 30 TAI-portin 44 toiseen sisäänmenoon sekä ohjaus- ja logiikkapiirin sisäänmenoon EP. TAI-portin, jonka ulostulo on kytketty rekisterin 45 datasisäänmenoon D, avulla pakotetaan rekisteriin kirjoitettavaan signaaliin lopetusbitti silloinkin, kun se puuttuu tulevasta signaalista Dss. Si-35 säänmenonsa EP kautta ohjaus- ja logiikkapiiri 43 tarkkai- 8 93290 lee signaalin Dss lopetuspolariteetteja (polariteettia oletetun lopetusbitin kohdalla). Jotta ohjaus- ja logiikkapiiri 43 voisi ohjata vaihelaskurin askeltamista, on ohjaus- ja logiikkapiirin 43 ensimmäinen ulostulo kytketty 5 vaihelaskurin Enable-sisäänmenoon E. Ohjaus- ja logiikka-piirin toinen ulostulo on kytketty TAI-portille 44 edellä mainittua lopetuspolariteetin pakotusta varten.

Seuraavassa laitteen toimintaa kuvataan tarkemmin viitaten kuvioon 5. Viitemerkillä Dss on merkitty synkro-10 nisesta järjestelmästä SS saatavaa signaalia, jota kirjoitetaan rekisteriin 45, ja viitemerkillä Da signaalia, joka siirretään ulos synkronisesta järjestelmästä asynkroniselle laitteelle AD. Nämä signaalit on esitetty kuviossa 5 vastaavaan tapaan kuin edellä kuvioissa 2 ja 3 eli merkit-15 semällä kunkin merkin aloitusbittiä viitemerkillä B ja lopetusbittiä viitemerkillä E sekä numeroimalla hyötybitit juoksevasti (numerointi välillä 1-36). Signaali Dss on tässä tapauksessa kuviossa 2 esitetyn kaltainen eli sellainen, että sen ensimmäisestä merkistä puuttuu lopetus-20 bitti E. Kuviossa 5 on lisäksi esitetty tulevan datan Dss vaihetta neljällä eri pystyviivalla a, b, c ja d, jotka kuvaavat niitä mahdollisia (kellosignaalin Cn vaiheeseen sidottuja) näytteenottohetkiä, joiden kohdalla tulevan signaalin Dss arvo voidaan kirjoittaa rekisteriin 45. Vii-25 temerkillä Φ esitetyillä riveillä kuvataan vaihelaskurin 42 kulloistakin vaihetta viivalla, joka vastaa yhtä viivoista a-d eli yhtä tulevan datan neljästä vaiheesta.

Signaalin Dss aloitusbitistä B lähtien ensimmäisen merkin viimeiseen hyötybittiin 6 asti tapahtuu seuraavaa. 30 Kun taajuusjakajalta 41 saatavan kellosignaalin Cn vaihe (jota esitetään tässä tapauksessa kahdella bitillä) täsmää vaihelaskurin 42 lukemaan (jota myös esitetään kahdella bitillä), komparaattori sallii signaalin Dss arvon kirjoittamisen rekisteriin antamalla puskurin sisäänmenoon 35 E(nable) kirjoituksen sallivan signaalin. Kuviossa 5 nämä li 9 93290 näytteenottohetket näkyvät hetkinä, jolloin vaihelaskurin vaihetta kuvaava viiva (a-d) risteää vastaavan pystyviivan (a-d) kanssa. Vastaava bitti näkyy heti rekisterin 45 ulostulossa, joten signaalin Da bitin etureuna osuu kysei-5 siin risteyskohtiin. Ohjaus- ja logiikkapiiri laskee kirjoitetut bitit lähtien löydetystä lopetus- ja aloitusbittien välisestä rajapinnasta. Kun tullaan lopetusbitin E kohdalle, ohjauslogiikka 43 pakottaa TAI-portin 44 avulla rekisteriin kirjoitettavaksi dataksi lopetuspolariteetin 10 (yleensä lopetuspolariteettina käytetään loogista arvoa yksi). Samalla ohjaus- ja logiikkapiiri 43 tarkastaa (si-säänmenonsa EP kautta), oliko tulevassa datassa Dss todella lopetuspolariteetti oletetussa paikassaan. Jos sitä ei ollut (kuten kuvion mukaisessa esimerkissä on asianlaita), 15 sallii ohjaus- ja logiikkapiiri (antamalla sallintapulssin vaihelaskurin sisäänmenoon E) vaihelaskurin 42 askeltamisen seuraavaan vaiheeseen, jota kuviossa on merkitty viivalla d. Tämän seurauksena lähtevään signaaliin tulee tässä tapauksessa 3/4 bitin mittainen lopetusbitti puuttuvan 20 lopetusbitin tilalle ja näytteitä aletaan ottaa siirrettynä. Siirron suuruus on tässä tapauksessa 25 % yhden bitin pituudesta. Tällä tavoin jatketaan jälleen seuraavaan lopetuspolariteettiin asti, jolloin lopetusbitin kohdalla askellutetaan vaihelaskuria jälleen (kohta P1). Tällöin 25 tulevassa signaalissa tällä kertaa oleva lopetusbitti (bitin 12 jälkeinen lopetusbitti) lyhenee (25 %), koska seu-raava näyte otetaan vastaavasti aikaisemmin. Ohjaus- ja logiikkapiiri sallii vaihelaskurin askeltamisen vain lopetusbitin kohdalla, ja silloinkin vain, jos vaihelaskurin 30 lepovaiheen (viiva a) aikana tulevassa signaalissa Dss ei ole lopetuspolariteettia tai jos vaihelaskurin vaihe on jokin muu kuin lepovaihe (viivat b, c ja d). Kun siis vai-helaskuri on bitin 24 jälkeen olevan lopetusbitin kohdalla askeltanut takaisin lepovaiheeseensa (yhtenäinen viiva a), 35 pysyy se siinä niin kauan, kunnes lopetusbitti jälleen puuttuu oletetusta paikastaan.

10 93290

Edellä kuvatulla tavalla kompensoidaan bitin 6 jälkeen tehty 3/4 bitin pituisen lopetusbitin lisäys lyhentämällä kolmea lopetusbittiä kutakin neljäsosalla. Lisätty lopetusbitti ja lyhennetyt lopetusbitit on esitetty ku-5 viossa vinoviivoitettuna. Asynkroniselle laitteelle menevän signaalin Da merkeissä on siten aina myös lopetusbitti. Mikäli lopetusbitti puuttuu tulevasta signaalista Dss, se lisätään määrällä T/n lyhennettynä (T on bitin pituus), ja n-1 kappaletta seuraavia lopetusbittejä lyhennetään 10 vastaavasti siten, että suoritettu lisäys tulee kompensoitua. Vaikka edellä on esitetty esimerkkiä, jossa lopetus-bittiä lyhennetään 25 %:ia, voi lyhennys olla myös pienempi, esim. 12,5 %:ia, jolloin signaaliin Da annetaan lopetusbitti, jonka pituus on 7/8 nimellispituudesta.

15 Huomattakoon, että edellä esitetyn esimerkin toi minta edellyttää, ettei tulevassa signaalissa esiinny sen merkin jälkeen, josta lopetusbitti puuttuu, kolmen seuraa-van merkin pituisena aikavälinä puuttuvaa lopetusbittiä. Mikäli bittien lyhennys on pienempi kuin neljäsosa, on 20 aikaväli vastaavasti pidempi.

Mikäli signaalin Dss merkissä on kaksi peräkkäistä lopetusbittiä kuviossa 3 esitetyn esimerkin tapaan, annetaan niiden mennä sellaisenaan läpi asynkroniselle laitteelle. Kuitenkin, jos signaalissa Dss on kaksi tai useam-25 pi peräkkäinen lopetusbitti ennen kuin lisätty lopetusbitti on kompensoitu, vaihelaskuri palautetaan suoraan lepo-vaiheeseen ylimääräisen lopetusbitin kohdalla.

Vaikka keksintöä on edellä selostettu viitaten oheisten piirustusten mukaisiin esimerkkeihin, on selvää, 30 ettei keksintö ole rajoittunut siihen, vaan sitä voidaan muunnella edellä ja oheisissa patenttivaatimuksissa esitetyn keksinnöllisen ajatuksen puitteissa. Vaikka edellä on selostettu ali- tai ylivuodon muodostamista ja lyhennetyn bitin lisäystä nimenomaan lopetusbitin kohdalla, voidaan 35 keksinnön mukaista ajatusta soveltaa lopetusbitin sijasta

II

11 93290 yhtä hyvin myös aloitusbittiin, minkä vuoksi aloitus- ja lopetusbitit on esitetty vaihtoehtoina myös vaatimuksissa.

Vaikka vaatimuksissa puhutaan yhden bitin pituisesta rekisteristä, on tietysti mahdollista käyttää pidempääkin 5 muistitilaa tai tallettaa eri bittejä eri muistipaikkoihin. Oleellista keksinnön kannalta on kuitenkin se, että muistiin kerrallaan talletettava data vie vain yhden bitin pituisen muistipaikan. Kun siis tässä yhteydessä puhutaan yhden bitin pituisesta rekisteristä, on se ymmärrettävä 10 kerrallaan talletettavan datan vaatimana muistitilana.

Tällainen muistitila voi olla esim. D-tyypin kiikku. Vaikka edellä onkin (selvyyden vuoksi) esitetty eri siirto-suuntien laitteet täysin erillisinä, voidaan samoja komponentteja luonnollisestikin käyttää molemmissa laitteissa.

15

Claims (5)

12 93290

1. Menetelmä asynkronisen signaalin (Da) siirtämiseksi synkroniseen järjestelmään (SS), jonka menetelmän 5 mukaisesti suoritetaan nopeustasaus tulevan signaalin (Da) ja lähtevän signaalin (Ds) välillä, tunnettu siitä, että nopeustasaus suoritetaan yhden bitin pituisen rekisterin (15) avulla siten, että rekisteriin kirjoitetaan ja sieltä luetaan pääsääntöisesti vuorotellen ja sig- 10 naalin lopetus- tai aloitusbitin (B tai E) kohdalla toteutetaan rekisterin yli- tai alivuoto muuttamalla luku- ja kirj oitusj ärj estystä.

2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että yli- tai alivuoto toteute- 15 taan signaalin lopetusbitin (E) kohdalla.

3. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että luku- ja kirjoitusjärjestystä muutetaan liu'uttamalla rekisteriin (15) kirjoitusta hoitavan kellosignaalin (Cs) vaihetta rekisteristä lukua hoi- 20 tavan kellosignaalin (Cn) vaiheeseen nähden siten, että niiden luku- ja kirjoitusreunojen keskinäinen järjestys muuttuu.

4. Laite asynkronisen signaalin (Da) siirtämiseksi synkroniseen järjestelmään (SS), joka laite käsittää 25. rekisterin (15), johon tulevaa dataa kirjoitetaan ja josta dataa luetaan eteenpäin, ja - tunnistuselimet (13) tulevan asynkronisen signaalin reunojen tunnistamiseksi, tunnettu siitä, että rekisteri muodostuu yhden bitin pituisesta muistitilasta 30 (15), ja että laite käsittää lisäksi tunnistuselimille kytketyt elimet (14) mainittujen luku- ja kirjoitustapahtumien keskinäisen järjestyksen vaihtamiseksi vasteena asynkronisessa signaalissa havaitulle aloitus- ja/tai lo-petuspolariteetin esiintymiselle. 35 13 93290

5. Patenttivaatimuksen 4 mukainen laite, tunnettu siitä, että mainitut elimet luku- ja kirjoitustapahtumien keskinäisen järjestyksen vaihtamiseksi käsittävät elimet (14) rekisterin (15) kirjoituskellon (Cs) 5 vaiheen liuottamiseksi rekisterin lukukelloon (Cn) nähden. 14 93290