FI85428B - Centralenhetarkitektur med maonga datarutter. - Google Patents

Centralenhetarkitektur med maonga datarutter. Download PDF

Info

Publication number
FI85428B
FI85428B FI843781A FI843781A FI85428B FI 85428 B FI85428 B FI 85428B FI 843781 A FI843781 A FI 843781A FI 843781 A FI843781 A FI 843781A FI 85428 B FI85428 B FI 85428B
Authority
FI
Finland
Prior art keywords
register
arithmetic
function
bus
data
Prior art date
Application number
FI843781A
Other languages
English (en)
Other versions
FI843781L (fi
FI85428C (fi
FI843781A0 (fi
Inventor
Robert Whiting Horst
Shannon Joseph Lynch
Cirillo Lino Costantino
John Martin Beirne
Original Assignee
Tandem Computers Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tandem Computers Inc filed Critical Tandem Computers Inc
Publication of FI843781A0 publication Critical patent/FI843781A0/fi
Publication of FI843781L publication Critical patent/FI843781L/fi
Application granted granted Critical
Publication of FI85428B publication Critical patent/FI85428B/fi
Publication of FI85428C publication Critical patent/FI85428C/fi

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3893Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
    • G06F9/3895Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
    • G06F9/3897Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Multi Processors (AREA)
  • Advance Control (AREA)
  • Image Processing (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Catalysts (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Hardware Redundancy (AREA)
  • Control By Computers (AREA)
  • Communication Control (AREA)
  • Electrotherapy Devices (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

1 85428
Monidatareittinen keskusyksikkörakenne
Esillä oleva keksintö liittyy tietojenkäsittelyjärjestelmän keskusyksikköön (CPU). Erityisesti keksintö kos-5 kee keskusyksikkörakennetta käytettäväksi tietojenkäsittelyjärjestelmässä, jossa käsky aikaansaa operandien käsittelyn mikrokoodisanan suorituksen aikana.
Tietojenkäsittelyjärjestelmän keskusyksikkö (CPU) on osa järjestelmää, jossa datan käsittely, loogiset ja 10 aritmeettiset operaatiot ja muu datan muuttaminen tapahtu vat. CPU:n elementtien fyysinen ja looginen liitäntä, aritmeettinen logiikkayksikkö ja useat rekisterit ja multiplekserit CPU:ssa tunnetaan datareittinä.
Useimmilla tekniikan tason mukaisilla keskusyksi-15 köillä on yksi datareittinen rakenne, toisin sanoen ne on organisoitu siten, että datavuo keskusyksikön läpi kulkee yhtä reittiä pitkin.
Jotkin tekniikan tason mukaiset keskusyksiköt on varustettu monilla datareiteillä. Nämä keskusyksiköt ovat 20 käyttäneet lukuisia moniporttisia rekistereitä toteutuksessaan. Kuitenkin tällaiset järjestelyt ovat vaatineet suurien multiplekserien käyttöä. Esimerkiksi keskusyksikössä, jossa on 30 rekisteriä, kukin multiplekseri tulisi konstruoida siten, että siinä olisi 30 sisääntulon ryhmä, : 25 jotta se kykenisi palvelemaan kaikkia rekistereitä.
Lisäksi tekniikan tason mukaiset keskusyksiköt ovat - tai eivät ole järjestetyt liukuhihnarakenteeksi, ts. kah teen tai useampaan asteeseen ajoituksen suhteen, siten että yhden mikrokäskylinjän suorittaminen etenee useina 30 vaiheina datareitin läpi. Liukuhihnakaava sallii nopeamman datan läpikulun keskusyksikön läpi sallimalla eri peräkkäisten käskyjen osien suorittamisen samanaikaisesti. Esimerkiksi samalla kun ensimmäisen käskyn myöhempi vaihe tai porras suoritetaan, voidaan suorittaa myös toisen käskyn 35 aikaisempi vaihe tai porras.
2 85428
Keksijöiden tuntemat aikaisemmat datareittisovel-lutukset, joita on kuvattu yllä, ovat osoittautuneet soveltuviksi tehtävään; kuitenkin kullakin niistä on yksi tai useampia seuraavista haitoista. Monidatareittisille 5 keskusyksiköille, jotka käyttävät moniporttisia rekistereitä ja multipleksereitä, on yleensä tyypillisesti suhteellisen suuri määrä osia johtuen laajojen multiplekse-rien käytöstä. Lisäksi tällaisten multiplekserien käytöllä on rajoittava vaikutus keskusyksikön jakson aikaan, koska 10 on yleisesti totta, että mitä laajempi multiplekseri on, sitä pitempi siihen liittyvän valinta-ajan täytyy olla.
Tekniikan tason mukaiset keskusyksiköt, jotka eivät ole organisoituneet liukuhihnamenettelyn mukaisesti, eivät yleensä kykene samaan käskysuoritustasoon, johon liukuhih-15 nakoneet kykenevät.
Monidatareittisten tekniikan tason mukaisten keskusyksiköiden toinen piirre, jotka keskusyksiköt käyttävät laajoja multipleksereitä, on kokonaisjoustavuus noutaa useamman kuin kahden datarekisterin sisältö samanaikaises-20 ti. Tämä joustavuus voi kuitenkin usein osoittautua muodostavan vain näennäisen suoritusedun, koska tilastollisesti käytetyin operandi on tulos edeltävästä operaatiosta .
:*: Sen johdosta huolimatta tekniikan tason mukaisten 25 datareittisovellutuskaavo jen saatavuudesta on yhä tilaa parannuksille sekä toiminnan kannalta että toiminnan suhteessa kustannuksiin kannalta.
Useimmissa tekniikan tason mukaisissa järjestelmissä keskusyksikön osat toimivat varmistamattomina tai vaih-30 toehtoisesti vaaditaan kalliita redundanttisia varmistus- laitteistoja. Lisäksi tekniikan tason mukaiset keskusyksiköt yleensä vaativat useampia liitäntöjä testauslogiikan : ja useiden toiminnallisten yksiköiden välillä mikrohaaroi- tuksen suorittamiseksi.
35 Tämän mukaisesti esillä olevan keksinnön kohteena 3 85428 on muodostaa keskusyksikön datareittikaava, joka välttää yhden tai useampia tekniikan tason mukaisten datareitti-kaavojen haitoista.
Esillä olevan keksinnön toinen kohde on muodostaa 5 keskusyksikön datareittirakenne, jossa on monta datareit-tiä.
Esillä olevan keksinnön muuna kohteena on muodostaa monidatareittinen keskusyksikkörakenne, joka minimoi rekisterien moniporttisuuden ja laajojen multiplekserien 10 käytön.
Esillä olevan keksinnön vielä eräänä kohteena on muodostaa monidatareittinen keskusyksikkörakenne, joka sallii useamman kuin yhden operaation tapahtua keskusyksikössä käskyjaksoa kohden.
15 Nämä päämäärät saavutetaan keksinnön mukaisella keskusyksikkörakenteella, jolle on tunnusomaista se, mitä kuvataan oheisen patenttivaatimuksen tunnusmerkkiosassa.
Esillä olevan keksinnön kohteet ja edut ilmenevät alan ammattimiehille seuraavasta selityksestä sekä ohei-20 sista piirustuksista ja patenttivaatimuksista.
Keksinnön kohteena on monidataporttinen keskusyksikkö, jossa datalähteet, kuten useat rekisteritiedostot, välimuistit, kirjallisuusvakiorekisterit, ALU-ulostulot ja erityistoimintoulostulorekisteri on organisoitu kahteen 25 operandiväyläryhmään toisen ryhmän syöttäessä ALU:uta ja toisen ryhmän syöttäessä erityistoimintoyksiköiden ryhmää, joiden toiminnot ovat mikrokoodiohjatut.
; Kutakin operandiväylää syötetään multiplekserillä, Γ. joka ottaa mahdollisten datalähteiden alaryhmästä sisäl- 30 täen pitorekisterit, jotka tallentavat ALU:n ja erityistoimintoyksiköiden aikaisempien operaatioiden tulokset.
Kun tekniikan tason mukaiset monidatareittiset kaa-\* : vat yleisesti multipleksoivat datalähteet yhdessä asteessa — käyttäen yhtä tai useampia suuria multipleksereitä, esillä ____: 35 oleva keksintö käyttää kahta astetta liukuhihnajärjeste- 4 85428 lyssä, jossa ensimmäinen porras toteuttaa monirekisteri-tiedostojen ja sekalaisen rekisterin multiplekserin dekoodauksen, ja toinen porras osoittaa päämultiplekserit ja ohjaa ALUtta ja erityisfunktioyksiköiden toimintoja. Eri-5 tyisfunktioiden ohjaus sisältää jonkin N:stä erityis- funktioyksiköstä valinnan ja sen toiminnan määrittelyn.
Erityisfunktiojärjestely on läheisesti kytketty kaava, jossa ulkopuolinen datareitti ja N erityisfunktio-yksikön ryhmä, jotka kukin kykenevät suorittamaan useita 10 funktioita, liittyvät ALU:n päädatareittiin. Näennäisesti voidaan toteuttaa mikä tahansa erityisfunktio, ts. ylimääräinen ALU, pääsy työrekisteriryhmään, ryhmäsiirrin, liitäntä muihin prosessoreihin moniprosessorijärjestelmässä prosessorien välisen väylän kautta, liitäntä päämuistiin, 15 keskeytystoteutus, luku- ja kirjoituspääsy kirjoitettavissa olevaan ohjausmuistiin, intervalliajoitin, I/O-kanava-liitäntä.
Se seikka, että on useita datareittejä sallii useiden keskusyksikön apujärjestelmien varmistamisen toteutta-20 misen tavalla, joka on selkeä järjestelmän käyttäjälle. Tiettyjen toimintojen aikana käyttämättömät mikrokoodiop-tiot voidaan koodata pitämään keskusyksikkö kahden väylän virheellisessä vertailussa.
Kuvio 1 on lohkokaavio esillä olevan keksinnön kes-25 kusyksiköstä.
Kuvio 2 on lohkokaavio ylimääräisestä ALUssta, joka on toteutettu erityisfunktiona.
Kuvio 3 on lohkokaavio työrekisteririvistä, joka on toteutettu erityisfunktioyksikkönä.
30 Kuvio 4 on lohkokaavio erityisfunktiona toteutetus ta pariteetin kehityslaitteistosta.
Kuvio 5 on lohkokaavio erityisfunktiomoduulien eh-totestilaitteiston kyvyistä.
Viitaten ensin kuvioon 1, siinä on kuvattu koko 35 datareittikaavan lohkokaavio. Tässä edullisessa suoritus- 5 85428 muodossa lähteinä on kaksi yksikköresurssia. ALU:ta 10 ja erityisfunktioyksiköitä 12a, 12b, 12c . . . 12n palvellaan käytettävissä olevilla dataresursseilla. ALU:n 10 ulostulo saadaan käyttöön pääväylän 14 kautta ja erityisfunktioiden 5 12 ulostulot on jaettu (ts. vain yksi ainoa sallitaan ker rallaan) erityispääväylällä 16.
Lähteet näitä kahta dataresurssia varten syötetään kahdella analogisella väyläryhmällä, pääväylät J ja K, 18 ja 20 vastaavasti, joita syötetään vastaavasti 4:1 multi-10 pleksereillä 22 ja 24, ja erityisväylät SJ ja SK, 26 ja 28 vastaavasti, joita syötetään vastaavasti 4:1 multiplekse-reillä 30 ja 32. Multiplekserien valinta suoritetaan mik-rokoodikenttien kautta, kuten alan ammattimiehet hyvin ymmärtävät. Vaikka tässä suotavassa suoritusmuodossa käy-15 tetään 4:1 multipleksereitä, alan ammattimiehet voivat helposti havaita, että voitaisiin syöttää järjestelmää, jolla olisi rikkaampi sisääntulojen välinen liitäntä, mutta suuremman laitteiston monimutkaisuuden kustannuksella parantuneen joustavuuden ollessa epävarmana etuna.
20 Kaikki dataresurssit eivät ole kunkin multiplek serin käytettävissä samanaikaisesti. 4:1 multipleksereitä 22 ja 30, jotka syöttävät J-väylää 18 ja SJ-väylää 26, syötetään useilla lähteillä, J-rekisteri 34, CD-rekisteri 36, M-rekisteri 38 ja SM-rekisteri 40. 4:1 multiplekserei-:Y: 25 tä 24 ja 32, jotka syöttävät K-väylää 20 ja SK-väylää 28, syötetään M-rekisterillä 38, SM-rekisterillä 40, K-rekis-terillä 42 ja LIT-rekisterillä 44. Huomaa, että datareit-I tiä on rikastettu siten, että datalähderekisteri M 38 ja : SM 40 ovat yhteisiä sekä M- että SM-datareiteille ALU:n 10 - 30 jommankumman puolen kautta, J-rekisterin 34 ja K-rekiste- rin 42 kautta ja siten J-väylän 18 ja K-väylän 20 yli ja myös minkä tahansa erityisfunktiomoduulin 12a-12n jomman-kumman puolen läpi SJ 4:1 multiplekserin 30 ja SK 4:1 multiplekserin 32 kautta ja SJ-väylän 26 ja SK-väylän 28 lä-____; 35 pi.
6 85428 Tässä vaiheessa on avuksi esittää useiden rekisterien ja väylien funktiot, joita käytetään esillä olevan keksinnön edullisessa suoritusmuodossa, vaikka alan ammattimiehet helposti havaitsevat, että nämä valinnat ovat 5 tietyssä määrin tavanomaisia ja että muita funktioita tai prioriteetteja voitaisiin yhtä hyvin nimetä eri väylille ja rekistereille ja niiden järjestelyille poikkeamatta tämän hakemuksen hengestä ja suojapiiristä.
M-rekisteri 38 pitää aikaisemman pää-ALU:n tulok-10 set, jotka on syötetty sen sisääntuloon ALU:n 10 ulostulosta M-väylän 14 kautta. SM-rekisteri 40 pitää aikaisemmin valitun erityisfunktion tuloksen miltä tahansa eri-tyisfunktiomoduulilta 12a-12n.
J-rekisteri 34 ja K-rekisteri 42 pitävät kukin va-15 litun rekisterin sisällön periaatteessa sisältäen valitun monirekisteritiedoston 46. Rekisteritiedosto voi olla ladattu M-rekisteristä 38. Alan asiantuntijat havaitsevat, että J- tai K-rekisterit voivat ottaa dataa muista rekistereistä, kuten ohjelmalaskurit tai muistiosoiterekisterit 20 muiden multipleksereiden kautta, kuten on tunnettua.
CD-rekisteri 36 pitää osoitettavissa olevan välimuistin 48 ulostulon sisällön, joka välimuisti 48 on ladattu SM-rekisteristä 40 linjan 49 kautta. Viimeinen peri-aatteellinen rekisteri tässä rekisteriportaassa on LIT-25 rekisteri 44, joka, kuten sen nimikin osoittaa, pitää kir-jallisuusvakiot, jotka on syötetty mikrokoodibittikentällä 50.
Monirekisteritiedostoa 46 ohjataan useilla mikro-koodikentillä, jotka määrittävät: rekisterin, jos minkään, 30 ohjaamaan J-rekisteriä 34 ja K-rekisteriä 42, rekisterin tiedostossa ladattavaksi M-rekisteristä 38. Osoitinrekis-teri (ei esitetty) toimii mikrokoodin yhteydessä valiten - · rekisterit, jotka ladataan ja luetaan. Tämä rekisteri voi daan ladata M-väylästä 14 tai sitä voidaan lisätä tai vä-- 35 hentää käyttämällä mikrokoodikenttiä. Kaikki kentät, joita 7 85428 käytetään lataamaan nämä tiedostorekisterit, ovat portaassa 2, kaikki kentät, joita käytetään lukemaan ne ovat portaassa 1.
Kuten aiemmin on mainittu, kuvion 1 datareitin toi-5 minta toteutetaan edullisesti vähintään minimaalisen kahden portaan mikrokoodiliukuhihnan avulla, jollaista on kuvattu samanaikaisissa hakemuksissa sarjanumeroltaan 537 038, jätetty 29.9.1983, ja sarjanumeroltaan 537 429, jätetty 29.9.1983, ja jotka on siirretty samalle hakijal-10 le, ja jotka sisällytetään tähän selitykseen tällä viittauksella .
Esillä olevan keksinnön edullisessa suoritusmuodossa tietyn mikrokäskyn portaan 1 mikrokoodibittikenttä de-koodaa mikrokoodiosoitusfunktiot monirekisteritiedostoa 46 15 varten, multiplekserin 52, joka sijoittaa jonkin sekalaisen rekisterin tulokset J-rekisterin 34 sisääntuloon, ja multiplekserin 54, joka suorittaa samanlaisen funktion K-rekisterin 42 sisääntuloon. Multiplekserit 52 ja 54 muodostavat portit harvemmin kysytyille rekistereille, kuten 20 ohjelmalaskurit, muistiosoiterekisterit tai statusrekiste-rit. Alan asiantuntijat havaitsevat, että tämä piirre sallii pääsyn moniin rekistereihin samalla jättäen päärekis-terireitit rasittamatta.
Minkä tahansa toisen porrasosan mikrokoodibitti-:*:": 25 kenttä dekoodaa 4:1 multiplekserit 22, 24, 30 ja 32 ja [' ohjaa ja määrittää ALU:n 10 ja erityisfunktioyksiköiden 12a-12n toiminnan. Erityisfunktioyksiköiden suhteen osa : portaan 2 mikrokoodibittikentästä ohjaa sekä jonkin n eri- tyisfunktioyksikön 12a-12n valintaa että myös määrittää 30 sen toiminnan. Alan asiantuntijat havaitsevat, että käytettävissä olevan mikrokoodikentän käytetty tietty osa on epäolennainen ja että mitä tahansa bittipaikkaa mikrokoo-.·' dikentän sopivassa kentässä voidaan käyttää. Kaikki rekis- ....: terit ajastetaan samanaikaisesti lukuun ottamatta CD-re- ____ 35 kisteriä 36, joka ajastetaan vain kun mikrokoodi määrittää s 85428 latauksen välimuistista. Mikrokoodikenttä muodostaa esto-signaalin (ei esitetty) CD-rekisterin 36 toiminnalle. Tiettyjen rekisterien (M, SM, CD ja monirekisteritiedosto) voidaan valinnaisesti estää mikrohaaroituksen aikana. Kat-5 so samanaikainen patenttihakemus sarjanumeroltaan 537 886.
Alan asiantuntijoille on ilmeistä, että esillä olevan keksinnön edullisen suoritusmuodon edeltävässä selityksessä kuvattu datareittien järjestely muodostaa jousta-vuustason kustannusten ja toiminnan kannalta, joka tarjoaa 10 onnistuneen kompromissin laitteiston monimutkaisuuden ja monikäyttöisyyden välillä.
Kukin erityisfunktioyksikkö 12a-12n voidaan nimetä tietylle tehtäväryhmälle. Esimerkiksi yksi voi olla ylimääräinen ALU, joka kykenee suorittamaan loogisia tai 15 aritmeettisia funktioita ja palauttamaan tuloksen SM-väy-lälle.
Viitaten nyt kuvioon 2, kuvataan erityisfunktioyk-sikön suoritusmuotoa ALU:na. ALU-yksikön 100, jonka sisääntulo 102 on kytketty SJ-väylään 26 ja sisääntulo 104 20 on kytketty SK-väylään 28, ulostulo 106 on kytketty puskuriin 108. Puskuri 108 palauttaa ALU:n tuloksen SM-väylälle 16. Koska useampia kuin yksi erityisfunktioyksiköitä on liitetty SM-väylään, puskurissa 108 on välineet väyläkiis-tan estämiseksi varmistamalla, että tällä erityisfunktio-25 yksiköllä on SM-väylän 16 ohjaus vain kun se valitaan. Siten puskurilla 108 on OE (ulostulon sallinta) sisääntulo, jota ohjataan dekoodausyksiköllä 110. Mikrokoodikenttä 112 | portaassa 2 ohjaa dekoodausyksikköä 110 ja ohjaa saman laisia dekoodausyksiköitä kaikkia erityisfunktioyksiköitä 30 varten, jotka on liitetty SM-väylään 16. Kukin dekoodaus-yksikkö on sovitettu tunnistamaan vain yhden kaikista mahdollisista mikrokoodiyhdistelmistä, jotka esiintyvät mik-rokoodikentässä 112. Siten vain yksi dekoodausyksikkö sal-lii puskurin liittää erityisfunktioyksikkö SM-väylään 16. 35 Toinen mikrokoodikenttä 114 portaassa 2 on esitetty 9 85428 kytketyksi ALU-yksikköön 100. Tämä mikrokoodikenttä määrittää ALU-yksikön 100 suoritettavan operaation.
Toiminnassa kaikki erityisyksiköt, kuten ALU-yk-sikkö 100 on aina liitetty SJ- ja SK-väyliin ollen siten 5 aina valmiina tehtävänsä suorittamista varten. Vain yhdellä funktiolla on SM-väylän ohjaus kerrallaan. Tämä valinta määritetään mikrokoodikentällä 112 ja dekoodataan dekooderilla 110 sallien siten puskurin 108 ohjata SM-väylää 16.
10 ALU:lla 100 voi olla ulostulo ALU = 0 (osoitettu viitenumerolla 116), joka on käytännöllinen jonkin useista pisteistä suorittamista varten. Kuten aiemmin on mainittu, käyttämättömät mikrokoodioptiot aikaisemmissa käskyissä voidaan käyttää luomaan operaatioita keskusyksikön kautta, 15 jotka on yleisesti esitetty kuviossa 1, jotka johtavat suureiden sijoittamiseen SJ- ja SK-väylille. Jos nämä mik-rokooditestirutiinit on suunniteltu siten, että oletetaan tulosten, jotka ilmenevät samanaikaisesti SJ- ja SK-väy-lillä, olevan samanlaisia ALU:n 100 ulostuloa 116 käyte-20 tään testin pääteaskeleena sen määrittämiseksi toimiiko mikrokoodin testaama laitteisto oikein. Mitä tahansa muuta tulosta kuin ALU = 0 tässä ohjelman pisteessä voidaan käyttää pysäyttämään prosessori johtuen epäyhtäläisyydestä SJ- ja SK-väylillä 26 ja 28 vastaavasti. Tämä muodostaa 25 menetelmän keskusyksikön useiden osien oikean toiminnan varmistamiseksi, joita ei suojata muulla tavoin (kuten pariteetti) ilman suurta redundanttista piiristöä. Tämä 1 varmistus etenee rinnakkaisesti normaalin järjestelmän toiminnan kanssa ilman sysäystoimintaa. Esimerkiksi yk-30 sinkertainen ADD-makrokäsky ei vaadi erityisfunktiomoduu-lien 12a-12n käyttöä.
Summattavat operandit esitetään ALU:lie 10 J-väy-: Iällä 18 ja K-väylällä 20. Lisäksi johtuen datareittien ____: joustavuudesta samat operandit voidaan samanaikaisesti ____; 35 esittää erityisfunktio-ALU:lie 100. Seuraavalla kellotah- ίο 8 5 42 8 dilla pää-ALU:n ja erityis-ALU:n tulokset ovat käytettävissä M-rekisterissä 38 ja SM-rekisterissä 40. Nämä tulokset voidaan sitten viedä multiplekserien 30 ja 32 ja esittää erityisfunktio-ALU:n sisääntuloihin 102 ja 104. Mikro-5 koodikenttä 114 suorittaa varmistusfunktion, joka antaa ohjeet erityis-ALU:lie 100 suorittaa vähennys ja pysäyttää keskusyksikkö, jos tulos ei ole nolla, kuten on osoitettu linjalla 116. Siten taataan sekä molempien ALU:jen että useiden ohjausreittien oikea toiminta.
10 Toinen esimerkki erityisfunktioyksiköstä, joka voi daan toteuttaa esillä olevan keksinnön keskusyksikössä on moniosoitetyömuisti. Työmuisti 120, joka voidaan toteuttaa RAMsista tai muusta sopivasta muisti- tai rekisterilait-teesta, on esitetty kytketyksi SJ-, SK- ja SM-väyliin 26, 15 28 ja 16 vastaavasti. SJ-väylää käytetään datan sisääntu- loporttina työmuistille 120, SK-väylää käytetään pitämään osa osoitteesta, jota käytetään työmuistiin 120 pääsyä varten. Toista osaa osoitteesta, jota käytetään osoittamaan työmuisti 120, johdetaan mikrokoodikentästä 114.
20 Kuten ALU esimerkissä dekoodausyksikkö 122 tutkii mikrokoodikentän 112 sen määrittämiseksi, onko erityinen bittikuvio valinnut työmuistin 120 pääsyn sallimiseksi SM-väylälle 16. Kuitenkin toisin kuin dekoodausyksikkö 110, joka liittyi ALU:un 100, dekoodausyksiköllä 122 on kaksi 25 ulostuloa. Toinen näistä ulostuloista linja 124, muodostaa yhden bitin työmuistin 120 sallintaulostuloon. Tätä ulostulon sallintasisääntuloa käytetään, kuten alalla tunne-taan, estämään työmuistin 120 ulostulo-ohjaimia siten, että se voidaan selektiivisesti kytkeä SM-väylälle 16. 30 Toista ulostuloa, linja 126, käytetään ohjaamaan työmuistin 120 luku/kirjoitussisääntuloa ja se määrittää suorittaako työmuisti 120 luku- vaiko kirjoitusoperaation.
Yleisemmässä mielessä voidaan nähdä yllä esitetyis-tä esimerkeistä, että mikrokoodikenttä 112 on yleisesti 35 käytettävissä dekoodaamaan tietyn erityisfunktioyksikön li 8 5 42 8 valinta ja sijoittamaan sen ulostulo SM-väylälle 16. Mik-rokoodikenttä 114 on käyttökelpoinen suorittamaan erityis-osoitusfunktioita tai funktiomäärittelyjä siitä, mikä erityis funktioyksikkö tulee toteuttaa.
5 Vaikka pariteetti normaalisti lähetetään yhdessä siihen liittyvän datan kanssa, erityisfunktioyksiköt 12a-12n lähettävät pariteetin kellojaksoa myöhemmin. Muutoin tapauksissa, joissa erityisfunktioyksikkö 12a-12n kehittäisi pariteetin sarjoina ulostulodatan kanssa erityis-10 funktioyksiköstä, pariteetin kehittäminen hidastaisi koneen jakson aikaa.
Jakson ajan hidastamisen estämiseksi erityisfunktioyksiköt I2a-12n lähettävät pariteetti-informaation kellojaksoa myöhemmin kuin datainformaation. Pariteetin kehi-15 tysaika ei siten vaikuta keskusyksikön minimijakson aikaan .
Viitaten nyt kuvioon 4, kuvataan pariteetin kehi-tysmekanismia erityisfunktioita varten.
Kuvio 4 esittää erityisfunktioyksiköt 12a-12n nii-20 den sisääntulojen ollessa kytkettyinä SJ-väylään 26, SK-väylään 1 28 ja niiden ulostulojen ollessa kytkettyinä SM-väylään 16. Näiden väylien lisäksi kuvio 4 esittää SJ-pariteettiväylän 26a ja SK-pariteettiväylän 28a, joka ohjaa sekä erityisfunktiomoduulien että SM-pariteettiväylän 25 16a sisääntuloja, jota ohjataan selektiivisesti erityis- funktioyksiköillä 12a-12n. Erityis f unktioyksikön 12a, : esimerkkinä kaikista erityisfunktioyksiköistä, nähdään : ‘ : sisältävän pariteetin tarkistus- tai kehitysyksikön 202 ··· samoin kuin erityisfunktio-operaation 200, joka voi olla - 30 esimerkiksi kuvion 2 ALU 100 tai kuvion 3 työmuisti 120.
Riippuen asianomaisen erityisfunktioyksikön luonteesta : pariteetti tätä yksikköä varten voidaan joko tarkistaa tai kehittää. Esimerkiksi, jos erityisfunktioyksikkö on työmuisti pariteetti ainoastaan tarkastetaan yhdessä työmuis-35 tiin tallennettavan datan kanssa. Jos erityisfunktioyk- i2 8 5428 sikkö 200 on ALU pariteetti kehitetään ALU:n tuloksesta.
Muissa tapauksissa, kuten, joissa erityisfunktioyk-sikkö sisältää laskentaoperaation, jos sisääntulotilat ja sisääntulopariteetti tiedetään, voidaan käyttää algoritmia 5 ennustamaan, mikä funktion tuloksen pariteetti tulee olemaan. Kuten alalla on tunnettua, on monia laitteistokaavo-ja, joita voidaan käyttää ennustamaan pariteettia perustuen sisääntulo-operandeihin ja suoritettavaan toimintaan. Pariteetin tarkistus- tai kehitysyksikkö 202 voi myös 10 käyttää näitä pariteetin ennustusmuotoja.
Tuloksena oleva pariteettibitti, joka on kehitetty pariteetin tarkistus- tai kehitysyksiköllä 202, sijoitetaan SM-pariteettiväylän viiverekisteriyksikköön 204 sen kehittämistä seuraavana ensimmäisenä tehollisena kellotah-15 tina.
Havaitaan, että mikrokoodikentän 112, jota kuten aiemmin esitettiin, käytetään sallimaan erityisfunktioyk-sikkö 112a-112n, nähdään ohjaavan dekoodausyksikköä 206. Dekoodausyksikkö 206 on samanlainen toiminnaltaan kuin de-20 koodausyksikkö 110 ja 122 kuvioista 2 ja 3, kuitenkin sen on tässä esitetty omaavan toinen funktio liittyen pariteettiin. Osan dekoodausyksikön 206 ulostulosta on esitetty suorittavan SM-väylän ulostulofunktiota puskurin 208 kautta, jonka on kaaviollisesti esitetty omaavan estofunk-25 tion, kuten alalla tunnetaan. Dekoodausyksikön 206 ulos- tulo syöttää myös datasisääntulon SM-pariteetinohjausvii-"-· verekisteriin 210. SM-pariteetinohjausviiverekisterin 210 : ulostulo ohjaa ulostulopuskurin 212 sallinta/estolinjaa, ·; joka puskuri syöttää SM-pariteettiväylän viiverekisterin 30 tuloksen SM-pariteettiväylälle 16a.
Alan asiantuntijat havaitsevat, että lohkossa 200 - esitetyn erityisfunktio-operaation tulos viedään puskurin 208 kautta SM-väylälle 16 yhtä kellojaksoa ennen kuin pariteettibitti on saatavissa SM-pariteettiväylällä 16a joh-35 tuen kelloviiveestä rekisterien 204 ja 210 kautta. Kuiten- i3 8 5428 kin tämän kompensoimiseksi pariteettiväylä 16a ohjaa pariteetin varmistusta 216. SM-rekisterin 214 ulostulo syötetään pariteetin varmistimelle 216, kuten rekisteröimätön pariteettibitti SM-pariteettiväylältä 16a. Koska pariteet-5 tibitti SM-väylän pariteettiväylällä 16a on viivästetty yhdellä kellojaksolla, SM-rekisterin 214 lisääminen pari-teettidataväylään viivästää SM-väylän 16 dataulostuloa yhdellä kellojaksolla, siten että pariteetin varmistusyk-sikkö 216 vastaanottaa sekä datan että pariteettibitin 10 samanaikaisesti.
Vaikka tämä selitys on yleisesti esittänyt pari-teettikonseptin yhtenä bittinä sanaa kohden, alan asiantuntijat ymmärtävät, että myös muita kaavoja voidaan käyttää. Esimerkiksi voidaan käyttää useita pariteettibittejä 15 kattamaan useita koko sanan osakenttiä. Kahta pariteetti-bittiä, jotka kukin kattavat puolet (alemman tai ylemmän puoliskon) sanasta voitaisiin käyttää.
Viitaten nyt kuvioon 5, selitetään lohkokaaviota erityisfunktiomoduulien ehtotestilaitteistokyvyistä, lait-20 teistokaavaa, joka sallii keskusyksikön sarjoittimen haa rautua useisiin testiehtoihin.
Sijoitettuina kuhunkin erityisfunktiomoduuliyksik-köön 12a-12n, kuten aiemmin on selitetty, on useita eri-tyisfunktioyksiköitä, jotka ovat kykeneviä suorittamaan 25 useita testejä parametreille, joiden kanssa ne toimivat. '· Esimerkiksi, jos erityisfunktioyksikkö on ALU, useat tes tit, jotka voidaan suorittaa, voivat sisältää muistibitin asettamisen, ALU = 0, positiiviset tai negatiiviset ALU tulokset.
: : : 30 Kukin erityisfunktioyksikkö 12 on varustettu kah della multiplekserillä 130 ja 132 vastaavasti, jotka va- ____: litsevat useiden testiehtojen joukosta, jotka ovat saata- vissa tätä moduulia varten mikrokoodikentän 114 osan kautta, jota on käsitelty aiemmin kuvioiden 2, 3 ja 4 yhtey-35 dessä. Alan asiantuntijat havaitsevat, että kahden eri- 14 8 5 428 tyisen testin valinta on jossain määrin mielivaltaista ja että voitaisiin valita pienempi tai suurempi lukumäärä testejä siten muuttaen multiplekserien, kuten multiplekserit 130 ja 132, lukumäärää. Multiplekserien 130 ja 132 5 ulostuloja ohjataan kahdella väylällä, STESTA-väylällä 134 ja STESTB-väylä 136 vastaavasti puskurien 138 ja 140 kautta vastaavasti. Kuvioissa 2-4 kuvatun kanssa vastaavalla tavalla puskureiden 138 ja 140 ulostulot voidaan estää, kun erityisfunktioyksikkö 12, johon ne liittyvät, ei ohjaa 10 joko SM-väylää tai STESTA-linjaa 134 tai STESTB-linjaa 136. Puskureiden 138 ja 140 estosisääntuloja ohjataan de-koodauspiirillä 110, joka dekoodaa mikrokoodibittikentän 112, kuten on aiemmin esitetty erityisfunktioyksiköiden suhteen.
15 Siten, kun erityisfunktioyksikkö on valittu, ja testi tai testien ryhmä määritelty osalla mikrokoodikent-tää 114, näiden testien tulokset multiplekserien 130 ja 132 ja puskurien 138 ja 140 kautta sijoitetaan STESTA-lin-jalle 134 ja STESTB-linjalle 136.
20 STESTA-linja 134 ja STESTB-linja 136 päättyvät sar- joittimen ehtohaaroituslaitteistoyksikköön 139. Sarjoittainen haaroituslaitteistoyksikön 139 tehtävänä on käyttää testituloksia, jotka on sijoitettu siihen STESTA- ja STESTB-väylien toimesta mikrohaaroituksen suorittamiseksi 25 ja estämään selektiivisesti mikrokoodilinjoja, kun erityi-·.*. siä mikrohaaroja on valittu. Sarjoittimen ehtohaaroitus- : laitteistoyksikön 139 kaava ja toiminta on täydellisesti esitetty samanaikaisessa patenttihakemuksessa sarjanume-*:· roltaan 537 886, jätetty 29.9.1983, ja siirrettynä esillä 30 olevan keksinnön hakijalle, joka sisällytetään tähän selitykseen tämän viittauksen avulla.
____- Erityisväylien leveydet, jotka on tässä esitetty, voidaan määrittää viitaten erityiskäyttösovellutuksiin. Vaikka keksijät ovat käyttäneet 16 bitin leveyttä plus 35 kahta pariteettibittiä, todelliset väylän leveydet, joita is 85428 voidaan käyttää esillä olevan keksinnön kanssa, ovat yksinkertaisesti suunnitteluvalintaan liittyvä asia.
Eri rekisterien lukumäärä ja käyttötarkoitus on ainoastaan esimerkinomaista, eikä siihen ole ajateltu sisäl-5 tyvän rajoitusta. Alan asiantuntijat ymmärtävät, että keksintö voisi toimia käytettäessä TTL, ECL, CMOS, MOS, NMOS tai muita teknologioita, jos otetaan huomioon asianomaisesta teknologiasta riippuvat suunnittelusäännöt.
Rekisterit, multiplekserit, ALU:t ja erityisfunk-10 tiologiikka voidaan toteuttaa erillisinä logiikkaelement-teinä tai veräjämatriisin tai tilaus LSI:n osana.

Claims (1)

  1. ie 85428 Patenttivaatimus: Keskusyksikkörakenne käytettäväksi tietojenkäsittelyjärjestelmässä, jossa käsky aikaansaa operandien käsit-5 telyn mikrokoodisanan suorituksen aikana, tunnettu siitä, että keskusyksikkörakenne käsittää: aritmeettisloogiset välineet (10) ensimmäisellä datareitillä (18, 20) aritmeettisloogisten operaatioiden suorittamiseksi operandeille, 10 ainakin yhden valittavissa olevan funktiovälineen (12a-12n) toisella datareitillä (26, 28) operaatioiden suorittamiseksi operandeille samanaikaisesti aritmeettisloogisten operaatioiden kanssa, useita ensimmäisiä rekisterivälineitä (34, 36, 38, 15 40, 42, 44) operandien tallettamiseksi aritmeettisloogi silla välineillä (10) ja mainitulla ainakin yhdellä valittavissa olevalla funktiovälineellä (12a-12n) tapahtuvaa käsittelyä varten, useita ensimmäisiä valintalogiikkavälineitä (22, 20 24, 30, 32) yhden ensimmäisistä rekisterivälineistä (34, 36, 38, 40, 42, 44) kytkemiseksi selektiivisesti aritmeettisloogisille välineille (10) ja yhden ensimmäisistä rekisterivälineistä (34, 36, 38, 40, 42, 44) kytkemiseksi selektiivisesti mainitulle ainakin yhdelle valittavissa 25 olevalle funktiovälineelle (12a-12n), ensimmäiset paluuväylävälineet (14) aritmeettisloo gisten välineiden (10) operaation tulosten palauttamiseksi ainakin yhteen ensimmäisistä rekisterivälineistä (34, 36, ,.;i‘ 38, 40, 42, 44), : : : 30 toiset paluuväylävälineet (16) valittavissa olevan funktiovälineen (12a-12n) operaation tulosten palauttami- ____: seksi ainakin yhteen ensimmäisistä rekisterivälineistä (34, 36, 38, 40, 42, 44), ainakin yhden toisen rekisterivälineen (46), joka * 35 on kytketty ainakin yhteen ensimmäisistä rekisteriväli- i7 85428 neistä (34, 36, 38, 40, 42, 44) operandien tallettamiseksi aritmeettisloogisilla välineillä (10) ja mainitulla ainakin yhdellä valittavissa olevalla funktiovälineellä (12a-12n) tapahtuvaa käsittelyä varten ja operandien syöttämi-5 seksi selektiivisesti ensimmäisille rekisterivälineille (34, 36, 38, 40, 42, 44), ja ainakin yhden toisen valintalogiikkavälineen (52, 54), joka on kytketty ainakin yhteen ensimmäisistä rekis-terivälineistä yhden useista datalähteistä kytkemiseksi 10 selektiivisesti ensimmäisille rekisterivälineille. is 8 5 428 Centralenhetskonstruktion att användas i ett data-behandlingssystem, väri en instruktion ästadkommer behand-5 ling av operander under utförandet av ett mikrokodord, kännetecknad därav, att centralenhetskonstruk-tionen omfattar: aritmetisk-logiska medel (10) i en första databana (18, 20) för utförande av aritmetisk-logiska operationer 10 för operander, ätminstone ett valbart funktionsmedel (12a - 12n) i en andra databana (26, 28) för utförande av operationer för operander samtidigt med de aritmetisk-logiska opera-tionerna, 15 flera första registermedel (34, 36, 38, 40, 42, 44) för lagring av operander för behandling med de aritmetisk-logiska medlen (10) och med nämnda ätminstone ett valbart funktionsmedel (12a-12n), flera första vallogikmedel (22, 24, 30, 32) för 20 selektiv koppling av ett av de första registermedlen (34, 36, 38, 40, 42, 44) tili de aritmetisk-logiska medlen (10) och för selektiv koppling av ett av de första registermedlen (34, 36, 38, 40, 42, 44) tili nämnda ätminstone ett valbart funktionsmedel (12a - 12n), 25 första ätergängsbussmedel (14) för äterföring av resultaten av de aritmetisk-logiska medlens (10) opera-“ tion tili ätminstone ett av de första registermedlen (34, : V 36, 38, 40, 42, 44) , andra ätergängsbussmedel (16) för äterföring av : : : 30 resultaten av det valbara funktionsmedlets (12a - 12n) operation till ätminstone ett av de första registermedlen (34, 36, 38, 40, 42, 44), ätminstone ett andra registermedel (46) som är kopplat tili ätminstone ett av de första registermedlen ”** 35 (34, 36, 38, 40, 42, 44) för lagring av operander för be- i9 8 5 428 handling med de aritmetisk-logiska medlen (10) och med nämnda ätminstone ett valbart funktionsmedel (12a - 12n) och för selektiv matning av operander till de första re-gistermedlen (34, 36, 38, 40, 42, 44), och 5 ätminstone ett andra vallogikmedel (52, 54) som ar kopplat till ätminstone ett av de första registermedlen för selektiv koppling av ätminstone en av ett flertal datakällor tili de första registermedlen.
FI843781A 1983-09-29 1984-09-26 Centralenhetarkitektur med maonga datarutter. FI85428C (fi)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/537,877 US4800486A (en) 1983-09-29 1983-09-29 Multiple data patch CPU architecture
US53787783 1983-09-29

Publications (4)

Publication Number Publication Date
FI843781A0 FI843781A0 (fi) 1984-09-26
FI843781L FI843781L (fi) 1985-03-30
FI85428B true FI85428B (fi) 1991-12-31
FI85428C FI85428C (fi) 1992-04-10

Family

ID=24144474

Family Applications (1)

Application Number Title Priority Date Filing Date
FI843781A FI85428C (fi) 1983-09-29 1984-09-26 Centralenhetarkitektur med maonga datarutter.

Country Status (19)

Country Link
US (1) US4800486A (fi)
EP (1) EP0136179B1 (fi)
JP (1) JPH0752386B2 (fi)
KR (1) KR920004059B1 (fi)
AT (1) ATE58794T1 (fi)
AU (1) AU574387B2 (fi)
BR (1) BR8404918A (fi)
CA (1) CA1215783A (fi)
DE (1) DE3483669D1 (fi)
DK (1) DK165202C (fi)
FI (1) FI85428C (fi)
HK (1) HK46191A (fi)
IE (1) IE56554B1 (fi)
IL (1) IL73106A (fi)
IN (1) IN162545B (fi)
MX (1) MX157907A (fi)
NO (1) NO168497C (fi)
NZ (1) NZ209663A (fi)
ZA (1) ZA847524B (fi)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8401807D0 (en) * 1984-01-24 1984-02-29 Int Computers Ltd Pipelined data processing apparatus
US4891754A (en) * 1987-07-02 1990-01-02 General Datacomm Inc. Microinstruction sequencer for instructing arithmetic, logical and data move operations in a conditional manner
US5032986A (en) * 1987-07-28 1991-07-16 Texas Instruments Incorporated Data processing device with parallel circular addressing hardware
JPH01255031A (ja) * 1988-04-05 1989-10-11 Matsushita Electric Ind Co Ltd 演算処理装置
US5109497A (en) * 1989-01-27 1992-04-28 Hughes Aircraft Company Arithmetic element controller for controlling data, control and micro store memories
US5961629A (en) * 1991-07-08 1999-10-05 Seiko Epson Corporation High performance, superscalar-based computer system with out-of-order instruction execution
US5539911A (en) * 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
EP0547240B1 (en) * 1991-07-08 2000-01-12 Seiko Epson Corporation Risc microprocessor architecture implementing fast trap and exception state
EP1526446A3 (en) 1991-07-08 2007-04-04 Seiko Epson Corporation Extensible RISC microprocessor architecture
US5438668A (en) 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
US6735685B1 (en) 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
KR100248903B1 (ko) 1992-09-29 2000-03-15 야스카와 히데아키 수퍼스칼라마이크로프로세서에서의 적재 및 저장연산처리방법 및 시스템
US5648733A (en) * 1995-11-01 1997-07-15 Lsi Logic Corporation Scan compatible 3-state bus control
US8006221B2 (en) * 2007-09-11 2011-08-23 International Business Machines Corporation System and method for testing multiple processor modes for processor design verification and validation
US7669083B2 (en) * 2007-09-11 2010-02-23 International Business Machines Corporation System and method for re-shuffling test case instruction orders for processor design verification and validation
US8019566B2 (en) * 2007-09-11 2011-09-13 International Business Machines Corporation System and method for efficiently testing cache congruence classes during processor design verification and validation
US20090070570A1 (en) * 2007-09-11 2009-03-12 Shubhodeep Roy Choudhury System and Method for Efficiently Handling Interrupts
US8099559B2 (en) * 2007-09-11 2012-01-17 International Business Machines Corporation System and method for generating fast instruction and data interrupts for processor design verification and validation
US7992059B2 (en) 2007-09-11 2011-08-02 International Business Machines Corporation System and method for testing a large memory area during processor design verification and validation
US7966521B2 (en) * 2008-07-14 2011-06-21 International Business Machines Corporation Light weight and high throughput test case generation methodology for testing cache/TLB intervention and diagnostics
US9153295B2 (en) * 2012-10-04 2015-10-06 Texas Instruments Incorporated Register bank cross path connection method in a multi core processor system

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1426749A (en) * 1973-06-05 1976-03-03 Burroughs Corp Micro programme data processor having parallel instruction flow streams for plural level of subinstruction sets
US3900723A (en) * 1974-05-28 1975-08-19 Control Data Corp Apparatus for controlling computer pipelines for arithmetic operations on vectors
JPS513743A (fi) * 1974-06-28 1976-01-13 Hitachi Ltd
US4041461A (en) * 1975-07-25 1977-08-09 International Business Machines Corporation Signal analyzer system
GB1506972A (en) * 1976-02-06 1978-04-12 Int Computers Ltd Data processing systems
IT1059493B (it) * 1976-04-22 1982-05-31 Olivetti & Co Spa Dispositivo per cambiare l ambiente di lavoro di un calcolatore
US4128880A (en) * 1976-06-30 1978-12-05 Cray Research, Inc. Computer vector register processing
US4179734A (en) * 1976-07-02 1979-12-18 Floating Point Systems, Inc. Floating point data processor having fast access memory means
US4075704A (en) * 1976-07-02 1978-02-21 Floating Point Systems, Inc. Floating point data processor for high speech operation
GB1527289A (en) * 1976-08-17 1978-10-04 Int Computers Ltd Data processing systems
JPS5847042B2 (ja) * 1977-03-08 1983-10-20 株式会社日立製作所 異常検知方法
US4101960A (en) * 1977-03-29 1978-07-18 Burroughs Corporation Scientific processor
FR2413712A1 (fr) * 1977-12-30 1979-07-27 Ibm France Microprocesseur specialise pour le calcul de la somme de produits de deux operandes complexes
JPS6024985B2 (ja) * 1978-08-31 1985-06-15 富士通株式会社 デ−タ処理方式
US4251885A (en) * 1979-03-09 1981-02-17 International Business Machines Corporation Checking programmed controller operation
US4253183A (en) * 1979-05-02 1981-02-24 Ncr Corporation Method and apparatus for diagnosing faults in a processor having a pipeline architecture
US4298935A (en) * 1979-10-05 1981-11-03 Honeywell Information Systems Inc. Interface circuit for coupling an automated maintenance system to a CPU
US4315313A (en) * 1979-12-27 1982-02-09 Ncr Corporation Diagnostic circuitry in a data processor
US4392200A (en) * 1980-01-28 1983-07-05 Digital Equipment Corporation Cached multiprocessor system with pipeline timing
CA1174370A (en) * 1980-05-19 1984-09-11 Hidekazu Matsumoto Data processing unit with pipelined operands
US4376976A (en) * 1980-07-31 1983-03-15 Sperry Corporation Overlapped macro instruction control system
KR860001434B1 (ko) * 1980-11-21 1986-09-24 후지쑤 가부시끼가이샤 데이타 처리시 스템
US4414669A (en) * 1981-07-23 1983-11-08 General Electric Company Self-testing pipeline processors
JPS58114274A (ja) * 1981-12-28 1983-07-07 Hitachi Ltd デ−タ処理装置
JPS59111569A (ja) * 1982-12-17 1984-06-27 Hitachi Ltd ベクトル処理装置
US4594655A (en) * 1983-03-14 1986-06-10 International Business Machines Corporation (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions
US4618956A (en) * 1983-09-29 1986-10-21 Tandem Computers Incorporated Method of operating enhanced alu test hardware
US4574344A (en) * 1983-09-29 1986-03-04 Tandem Computers Incorporated Entry control store for enhanced CPU pipeline performance

Also Published As

Publication number Publication date
DE3483669D1 (de) 1991-01-10
ZA847524B (en) 1985-06-26
DK165202C (da) 1993-03-15
ATE58794T1 (de) 1990-12-15
NO168497C (no) 1992-02-26
FI843781L (fi) 1985-03-30
FI85428C (fi) 1992-04-10
FI843781A0 (fi) 1984-09-26
DK462584A (da) 1985-03-30
IN162545B (fi) 1988-06-11
AU574387B2 (en) 1988-07-07
AU3359684A (en) 1985-04-04
IE56554B1 (en) 1991-09-11
NO168497B (no) 1991-11-18
IE842461L (en) 1985-03-29
KR920004059B1 (ko) 1992-05-23
CA1215783A (en) 1986-12-23
NO843891L (no) 1985-04-01
IL73106A (en) 1988-04-29
NZ209663A (en) 1989-01-06
EP0136179B1 (en) 1990-11-28
MX157907A (es) 1988-12-20
JPH0752386B2 (ja) 1995-06-05
KR850002906A (ko) 1985-05-20
DK165202B (da) 1992-10-19
JPS60167028A (ja) 1985-08-30
HK46191A (en) 1991-06-21
DK462584D0 (da) 1984-09-27
EP0136179A3 (en) 1986-12-30
EP0136179A2 (en) 1985-04-03
IL73106A0 (en) 1984-12-31
US4800486A (en) 1989-01-24
BR8404918A (pt) 1985-08-20

Similar Documents

Publication Publication Date Title
FI85428B (fi) Centralenhetarkitektur med maonga datarutter.
US7725687B2 (en) Register file bypass with optional results storage and separate predication register file in a VLIW processor
KR100242617B1 (ko) 파이프 라인 컴퓨터 시스템
RU2109333C1 (ru) Цифровой компьютер с возможностью параллельного выполнения двух и более команд
US6542985B1 (en) Event counter
US5640524A (en) Method and apparatus for chaining vector instructions
US3978452A (en) System and method for concurrent and pipeline processing employing a data driven network
US4541045A (en) Microprocessor architecture employing efficient operand and instruction addressing
EP0150177A1 (en) Data processing system
CA2009163A1 (en) Pipeline processing of register and register modifying specifiers within the same instruction
JPH11249897A (ja) Nウェイ分岐を有するスーパースカラまたは超長命令語コンピュータにおける次の命令を選択する方法および装置
US6145074A (en) Selecting register or previous instruction result bypass as source operand path based on bypass specifier field in succeeding instruction
EP1261914B1 (en) Processing architecture having an array bounds check capability
US5704054A (en) Counterflow pipeline processor architecture for semi-custom application specific IC's
US5699506A (en) Method and apparatus for fault testing a pipelined processor
US5666507A (en) Pipelined microinstruction apparatus and methods with branch prediction and speculative state changing
US6742110B2 (en) Preventing the execution of a set of instructions in parallel based on an indication that the instructions were erroneously pre-coded for parallel execution
KR100431975B1 (ko) 분기에의한중단이없는파이프라인방식의마이크로프로세서를위한다중명령디스패치시스템
US7111152B1 (en) Computer system that operates in VLIW and superscalar modes and has selectable dependency control
US5729729A (en) System for fast trap generation by creation of possible trap masks from early trap indicators and selecting one mask using late trap indicators
EP0992893B1 (en) Verifying instruction parallelism
Fuller PDP-11 40E microprogramming reference manual
JP2915131B2 (ja) データ処理装置
EP0737334B1 (en) Pipelined microinstruction apparatus and methods with branch prediction and speculative state changing
US5894581A (en) Method for reducing control store space in a VLSI central processor

Legal Events

Date Code Title Description
MM Patent lapsed

Owner name: TANDEM COMPUTERS INCORPORATED