FI80533B - Kontroll av datamaskinhierarki. - Google Patents

Kontroll av datamaskinhierarki. Download PDF

Info

Publication number
FI80533B
FI80533B FI842384A FI842384A FI80533B FI 80533 B FI80533 B FI 80533B FI 842384 A FI842384 A FI 842384A FI 842384 A FI842384 A FI 842384A FI 80533 B FI80533 B FI 80533B
Authority
FI
Finland
Prior art keywords
unit
cache
data
input
dpu
Prior art date
Application number
FI842384A
Other languages
English (en)
Finnish (fi)
Other versions
FI80533C (sv
FI842384A (fi
FI842384A0 (fi
Inventor
Lane K Hooker
Thomas H Howell
Charles W Ferrell
Original Assignee
Honeywell Inf Systems
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honeywell Inf Systems filed Critical Honeywell Inf Systems
Publication of FI842384A0 publication Critical patent/FI842384A0/fi
Publication of FI842384A publication Critical patent/FI842384A/fi
Application granted granted Critical
Publication of FI80533B publication Critical patent/FI80533B/fi
Publication of FI80533C publication Critical patent/FI80533C/sv

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815Cache consistency protocols
    • G06F12/0817Cache consistency protocols using directory methods
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084Multiuser, multiprocessor or multiprocessing cache systems with a shared cache

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Small-Scale Networks (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Multi Processors (AREA)

Claims (3)

1. I ett databehandlingssystem,omfattande flera dar.abehand-lingsenheter (2, 4) och ett huvudminne (14, 15), har varje databehandlingsenhet en därtill anslutande buffertminnesenhet (22, 22') för att med hjälp av nämnda databehandlingsenhet inne-hilla information som skall behandlas och med hjälp av nämnda enhet information som behandlats, varvid nämnda system är av den typ i vilket, da en av nämnda databehandlingsenheter be-handlar information, deri behand.läde informationen är,efter be-]' handling, normalt lagrad enbart i dess egen buffertminnesenhet; en förbättrad anordning för att Iita databehandlingsenheten fi information för behandling, di man finner, att den därtill anslutande buffertminnesenheten icke har dylik information, kännetecknat av: en buffertenhet (368, 370) kopplad med varje data behandlings-enhet frin den egna buffertminnesenheten till huvudminnet eller till en annan databehandlingsenhet för att halla den för över-föring avsedda informationen; en centralkontrollenhet (6, 8) för att frin en databehandlingsenhet mottaga signaler indikerande en dataförfragan, medan nämnda centralenhet besvarar nämnda signaler för ate friga eft.er hos alla nämnda buffertminnesenheter och nämnda buffertenheter för att bestämma huruvida den allra mest aktuella versionen av nämnda efterfrigade information ligger i en av nämnda buffertminnes-eller buffertenheter, medan nämnda centralenhet besvarar ett positivt svar pi nämnda förfrigan för att istadkomma överföring av nämnda information frin nämnda buffertminnes- eller bufferten-het, där den är belägen, tili den förfrigande databehandlingsenheten; kretsar (116 - 122, 132 - 138, etc.) för att fran en av nämnda buffertminnesenheter överföra nämnda information r.il.l en moesva-rande'av nämnda buffertenheter, för följande skede av överföring, n 43 80533 dä nämnda information befinner sig i nämnda ena buffertmin-nesenhet.
2. Databehandlingssystem omfattande: ' flera databehandlingsenbeter (DPU) (2, 4) , vilkas respektive DPU innehäller ett "store-into" buffertminne (20, 22') för lagring av datablock i och för användning med tillhjälp av sin DPU; ett direktätkomstminne (RAM) (14,16) för lagring av datablock; kännetecknat av: centralingängsenhetsorgan(ClU) (6, 8) funktionellt anslutna tili varje DPU och RAM-minne, nämnda CIU-organ innehällande kontroll-organ (360) för alstring av styrsignaler, skiftbuffertorgan (368, 370) för lagring av datablock,varvid för varje DPU finns skiftbuffertorgan, och multiplexerorgan (378, 380, 382, 384) för att reagera för styrsignaler, som alstrats med tillhjälp av CIU-controllorganen för överföring av datablock lagrade i vil-ket som heist skiftbuffertorgan tili DPU:s buffertminne eller huvudminnesenhet; nämnda CIU-organ,vilka reagerar för en förfrigan av en DPU som efterfrägar ett givet datablock, Astadkommahde att respektive DPU bestämmer huruvida en enda duglig kopia av det givna datablocket finns lagrat i dess buffertminne (22, 22'); en DPU, i vars buffertminne lagrats en enda kapabel kopia av ett givet datablock, vilken DPU ästadkommer överföring av den dugliga koplan av det givna datablocket fr£n den överförande DPU:s buffertminne tili den med den överförande DPU ansluf.na ClU-skift:-bufferten (368, 370) för lagring i denna; nämnda CIU, som reagerar för lagrlngen av nämnda dugliga givna datablock i skiftbufferten (368, 370), som anslutits med den ö-verförande DPU,1 för att ästadkomma att CIU:s organ för alstring 44 80533 av styrsignaler producerar styrsignaler för att ästadkomma a tr. multiplexerorgan (378, 380, 382, 384)överför en duglig kopla av ett givet datablock, som lagrats i den överförande DPU:s behö-riga skiftbuffert, direkt tili den efterfrägande DPU:s buffert-minne (20, 22').
3. Databehandlingssystem omfattande: flera databehandlingsenheter (2, 4); varje databehandlingsenhet omfattande ett "store-into" buffertininne (20, 22. för lagring av datablock i och för användning med tillhjälp av : sin databehandlingsenhet, varje buffertminnesenhet innehällande en datatabell (58) för lagring av datablock och en registertabell (60) för lagring av identifikationsdata, som identifierar datablock lagrade i datatabellen och ett utrymme för nämnda datablock, varvid datablockutrymmet definieras med tillhjälp av ett dugligt bit och ett skrivbit; : en direktätkomst-huvudminnesenhet (14, 16) för lagring av data block; kännetecknat därav, att varje databehandlingsenhet dessutom innehäller portenhets-organ (48, 48'), varje portenhetsorgan innehällande ett port-kommandoregister (342, 342'), ett dubbelbuffertminnesindex (346, 346'), som är en kopla av databehandlingsenhetens (2, 4) buffertminnesregister för buffertminnesenheter, nämnda databehandlingsenhet innehällande organ för att ästadkomma lagring av identifikationsdata^lagrad i dess buffertminnesregister, vä-sentligen sporadiskt samtidigt i databehandlingsenhetens (2, 4) kopierade buffertminnesregister (346, 346') för portenhetsorgan (48, 48'); systemet dessutom omfattar: en centralingängsenhet (CIU) (6, 8), som är funktionellt kopp-lad tili varje databehandlingsenhet och huvudminnesenhet, nämnda CIU innehällande kontrollorgan (360) för alstring av styrsignaler, en skiftbuffert (368, 370) för lagring av dar.aord-block, varvid tili varje DPU anslutits en skiftbuffert, och il 45 80533 multiplexerorgan (378, 380, 382, 384), varvid nämnda multi·-plesemrgan med tillhjälp av CIU:s kontrollorgan för de als-trade styrsignalerna för överföring av ett datablock, som lag-rats i vilken som heist skiftbuffert, tili DPU:s buffertmin-nesenhet eller tili huvudminnesenheten, medan nämnda CPU mot-tager koitunandosignaler frän den ett datablock, som icke lag-rats 1 den:förfrägande DPU:s buffertminnesenhet, efr.erfrägande DPU: s portenhetskommandoregister, varvid nämnda CPU innehäller organ (354, 358), som reagerar för mottagandet av dylika kom-itiandosignaler frän den förfrägande DPU för ai string av en sök-förfrägningssignal och överföring av sökförfrägningssignalen tili respektive DPU:s portenhet, medan portenheten innehäller organ (348, 348') reagerande för möbtagandet av sökförfräg-ningssignalen frän CPU för att ästadkomma att varje portenhet undersöker sitt kopierade register för att bestämma huruvida det efterfrägade dätab.locket är lagrat i datatabe.ilen för dess DPU:s buffertminnesenhet samt dess utrymme, varvid respektive portenhet innehäller responsbildningsorgan (350, 350') för att bilda en positiv respons, if ali det efterfrägade datablocket är lagrat i dess datatabell och den efterfrägade informationens skriv- och kapabla utrymmesbit placerats: nämnda CIU, som reagerar för en positiv respons frän DPU:s portenhet under alstring av en kommandokompletteringssigna.l , vilken överföres tili DPU:s portenhet: nämnda DPU, vars portenhet alstrar en positiv responssignal under bildning av en växelsignal, ästadkommer att dess buffertminnesenhet överför ett önskat datablock frän dess buffertminnesenhet tili behörig skiftbuffert; denna CIU, som reagerar för lagringen av det önskade datablocket i DPU:s skiftbuffert under alstring av styrsignaler, ästadkommer att multiplexerorganen överför det önskade datablocket frän skift-bufferten, i vilken det lagrats, direkt tili den der. önskade datablocket efterfrägande DPU:s buffertminnesenher..
FI842384A 1983-07-07 1984-06-13 Kontroll av datamaskinhierarki FI80533C (sv)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US51161683 1983-07-07
US06/511,616 US4695951A (en) 1983-07-07 1983-07-07 Computer hierarchy control

Publications (4)

Publication Number Publication Date
FI842384A0 FI842384A0 (fi) 1984-06-13
FI842384A FI842384A (fi) 1985-01-08
FI80533B true FI80533B (fi) 1990-02-28
FI80533C FI80533C (sv) 1990-06-11

Family

ID=24035680

Family Applications (1)

Application Number Title Priority Date Filing Date
FI842384A FI80533C (sv) 1983-07-07 1984-06-13 Kontroll av datamaskinhierarki

Country Status (10)

Country Link
US (1) US4695951A (sv)
EP (1) EP0131277B1 (sv)
JP (1) JPS6039259A (sv)
KR (1) KR930002337B1 (sv)
AU (1) AU578420B2 (sv)
CA (1) CA1214884A (sv)
DE (1) DE3478519D1 (sv)
FI (1) FI80533C (sv)
NO (1) NO167831C (sv)
YU (1) YU45633B (sv)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0198574A3 (en) * 1985-02-05 1989-11-29 Digital Equipment Corporation Apparatus and method for data copy consistency in a multi-cache data processing system
JP2539357B2 (ja) * 1985-03-15 1996-10-02 株式会社日立製作所 デ−タ処理装置
US5349672A (en) * 1986-03-17 1994-09-20 Hitachi, Ltd. Data processor having logical address memories and purge capabilities
US5113510A (en) * 1987-12-22 1992-05-12 Thinking Machines Corporation Method and apparatus for operating a cache memory in a multi-processor
US5226146A (en) * 1988-10-28 1993-07-06 Hewlett-Packard Company Duplicate tag store purge queue
US5185875A (en) * 1989-01-27 1993-02-09 Digital Equipment Corporation Method and apparatus for reducing memory read latency in a shared memory system with multiple processors
US5206941A (en) * 1990-01-22 1993-04-27 International Business Machines Corporation Fast store-through cache memory
US5297269A (en) * 1990-04-26 1994-03-22 Digital Equipment Company Cache coherency protocol for multi processor computer system
US5263144A (en) * 1990-06-29 1993-11-16 Digital Equipment Corporation Method and apparatus for sharing data between processors in a computer system
JPH0827755B2 (ja) * 1991-02-15 1996-03-21 インターナショナル・ビジネス・マシーンズ・コーポレイション データの単位を高速度でアクセスする方法
US5185861A (en) * 1991-08-19 1993-02-09 Sequent Computer Systems, Inc. Cache affinity scheduler
US5428761A (en) * 1992-03-12 1995-06-27 Digital Equipment Corporation System for achieving atomic non-sequential multi-word operations in shared memory
JPH0797352B2 (ja) * 1992-07-02 1995-10-18 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピュータ・システム及び入出力コントローラ
US5684977A (en) * 1995-03-31 1997-11-04 Sun Microsystems, Inc. Writeback cancellation processing system for use in a packet switched cache coherent multiprocessor system
US5655100A (en) * 1995-03-31 1997-08-05 Sun Microsystems, Inc. Transaction activation processor for controlling memory transaction execution in a packet switched cache coherent multiprocessor system
US6018791A (en) * 1997-04-14 2000-01-25 International Business Machines Corporation Apparatus and method of maintaining cache coherency in a multi-processor computer system with global and local recently read states
US6477620B1 (en) * 1999-12-20 2002-11-05 Unisys Corporation Cache-level return data by-pass system for a hierarchical memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1124017A (en) * 1964-12-17 1968-08-14 English Electric Computers Ltd Data storage apparatus
US3510844A (en) * 1966-07-27 1970-05-05 Gen Electric Interprocessing multicomputer systems
GB1354827A (en) * 1971-08-25 1974-06-05 Ibm Data processing systems
US3735360A (en) * 1971-08-25 1973-05-22 Ibm High speed buffer operation in a multi-processing system
US3771137A (en) * 1971-09-10 1973-11-06 Ibm Memory control in a multipurpose system utilizing a broadcast
US3967247A (en) * 1974-11-11 1976-06-29 Sperry Rand Corporation Storage interface unit
US4471429A (en) * 1979-12-14 1984-09-11 Honeywell Information Systems, Inc. Apparatus for cache clearing
DE3176632D1 (en) * 1980-11-10 1988-03-03 Ibm Cache storage hierarchy for a multiprocessor system
US4394731A (en) * 1980-11-10 1983-07-19 International Business Machines Corporation Cache storage line shareability control for a multiprocessor system
US4394727A (en) * 1981-05-04 1983-07-19 International Business Machines Corporation Multi-processor task dispatching apparatus
US4503497A (en) * 1982-05-27 1985-03-05 International Business Machines Corporation System for independent cache-to-cache transfer
US4527238A (en) * 1983-02-28 1985-07-02 Honeywell Information Systems Inc. Cache with independent addressable data and directory arrays
US4551799A (en) * 1983-02-28 1985-11-05 Honeywell Information Systems Inc. Verification of real page numbers of stack stored prefetched instructions from instruction cache

Also Published As

Publication number Publication date
YU45633B (sh) 1992-07-20
EP0131277A3 (en) 1986-06-11
JPH0457026B2 (sv) 1992-09-10
CA1214884A (en) 1986-12-02
DE3478519D1 (en) 1989-07-06
FI80533C (sv) 1990-06-11
NO842747L (no) 1985-01-08
KR930002337B1 (ko) 1993-03-29
KR850001572A (ko) 1985-03-30
EP0131277A2 (en) 1985-01-16
JPS6039259A (ja) 1985-03-01
FI842384A (fi) 1985-01-08
YU119284A (en) 1986-12-31
US4695951A (en) 1987-09-22
EP0131277B1 (en) 1989-05-31
NO167831B (no) 1991-09-02
FI842384A0 (fi) 1984-06-13
AU3024984A (en) 1985-01-10
AU578420B2 (en) 1988-10-27
NO167831C (no) 1991-12-11

Similar Documents

Publication Publication Date Title
FI80533B (fi) Kontroll av datamaskinhierarki.
US4707784A (en) Prioritized secondary use of a cache with simultaneous access
US4527238A (en) Cache with independent addressable data and directory arrays
US5043873A (en) Method of parallel processing for avoiding competition control problems and data up dating problems common in shared memory systems
JP2792649B2 (ja) 並列コンピュータシステム
US4551799A (en) Verification of real page numbers of stack stored prefetched instructions from instruction cache
EP0351955B1 (en) Multiprocessor systems with cross-interrogated store-in-caches
FI86485B (fi) Portzonkontroll.
JPH0361214B2 (sv)
EP0125855A2 (en) Buffer-storage control system
US4371949A (en) Time-shared, multi-phase memory accessing system having automatically updatable error logging means
JPH01269142A (ja) 計算機システム
US20040153598A1 (en) Apparatus and method for dual access to a banked and pipelined data cache memory unit
KR860000594A (ko) 버퍼기억장치용 태그 제어회로
FI86484C (sv) Styrorgan i en digital datamaskin
US5983307A (en) Electrical circuit for exchanging data between a microprocessor and a memory and computer comprising a circuit of this type
WO2015067195A1 (zh) 一种可重构缓存组织结构
SU734653A1 (ru) Коммутатор процессоров
JPS6141024B2 (sv)
RU2263951C2 (ru) Способ обработки цифровых данных в запоминающем устройстве и запоминающее устройство для осуществления способа
JPH0323026B2 (sv)
JP2815850B2 (ja) データ処理ユニット
KR960004058B1 (ko) 메모리 리드방법
JP2589828B2 (ja) 複数のプロセッサと複数のメモリとを備えるデータ処理システム用中央処理ユニット
SU1124300A1 (ru) Устройство дл динамического преобразовани адреса

Legal Events

Date Code Title Description
MM Patent lapsed
MM Patent lapsed

Owner name: HONEYWELL INFORMATION SYSTEMS INC.