FI120524B - Vaiheakku digitaalista vaihelukittua silmukkaa varten - Google Patents

Vaiheakku digitaalista vaihelukittua silmukkaa varten Download PDF

Info

Publication number
FI120524B
FI120524B FI20075755A FI20075755A FI120524B FI 120524 B FI120524 B FI 120524B FI 20075755 A FI20075755 A FI 20075755A FI 20075755 A FI20075755 A FI 20075755A FI 120524 B FI120524 B FI 120524B
Authority
FI
Finland
Prior art keywords
frequency
counter
significant bit
ckv
digital
Prior art date
Application number
FI20075755A
Other languages
English (en)
Swedish (sv)
Other versions
FI20075755A (fi
FI20075755A0 (fi
Inventor
Liangge Xu
Saska Lindfors
Original Assignee
Teknillinen Korkeakoulu
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teknillinen Korkeakoulu filed Critical Teknillinen Korkeakoulu
Priority to FI20075755A priority Critical patent/FI120524B/fi
Publication of FI20075755A0 publication Critical patent/FI20075755A0/fi
Priority to PCT/FI2008/050593 priority patent/WO2009053531A1/en
Publication of FI20075755A publication Critical patent/FI20075755A/fi
Application granted granted Critical
Publication of FI120524B publication Critical patent/FI120524B/fi

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

Vaiheakku digitaalista vaihelukittua silmukkaa varten
Hakemus koskee kokonaan digitaalisten vaihelukittuja silmukoita, ja niiden suurtaa-5 juus toiminnan parantamista.
Radiolähetinvastaanotin koostuu kolmesta pää lohkosta: lähettimestä, vastaanottimesta ja taajuussyntetisaattorista. Nämä lohkot löytyvät esimerkiksi jokaisesta matkapuhelimesta tai VVLAN-kortista. Kahden ensimmäisen lohkon funktiot ovat itses-10 tään selviä, mutta taajuussyntetisaattori on itse asiassa yhtä tärkeä. Sen tehtävänä on tuottaa korkealaatuinen RF-signaali (paikallisoskilaattori tai LO, local oscilator), joka määrää kanavan taajuuden. Selvästikin on erittäin tärkeää, että lähetin ja vastaanotin käyttävät täsmälleen samaa LO-taajuutta. Esimerkiksi GSM-radiossa on tarpeen tuottaa LO-signaali, jonka taajuus on välillä 935-960 MHz ja resoluutiolla 15 200 kHz, joka on kanavaväli. Absoluuttinen LO:n tarkkuusvaatimus on tietenkin pal jon tiukempi, luokkaa muutamia kilohertsejä. Edelleen tiiviisti täytetyssä taajuusalueessa on myös tärkeää olla aiheuttamatta häiriöitä muille vastaanottimille, mikä tapahtuu, jos lähetyksen taajuus ei ole oikea.
20 Tyypillisen vaihelukittua silmukkaa käyttävän taajuussyntetisaattorin toteutus on kuvattu kuviossa 1. Lähtötaajuus tuotetaan jänniteohjatulla oskillaattorilla (VCO, voltage controlled oscillator). Lähtötaajuutta verrataan referenssitaajuuteen (hyvin vakaa kide) vaihe-taajuus -detektorilla (PFD, phase-frequency detector). Erotus integroidaan ja käytetään ajamaan VCO:n ohjausta varauspumpun ja silmukkasuodat-25 timen avulla siten, että taajuuserotus eliminoituu. Vertaaminen tehdään itse asiassa taajuuksien sijasta signaalien vaiheille, koska kun kahdella signaalilla on sama vaihe-ero, niiden taajuudet ovat täsmälleen samat. Lähtösignaali jaetaan matalammalle vaiheiden vertailua varten, koska referenssi on tyypillisesti paljon matalammalla taajuudella (satoja kHz - kymmeniä MHz) kuin lähtötaajuus (GHz-alueelle henkilö-30 kohtaisessa viestinnässä). Lähtötaajuus on siten yksinkertaisesti referenssitaajuus kerrottuna jakosuhteella.
Perinteisesti taajuussyntetisaattorit on toteutettu käyttämällä monia sovelluskohtaisia analogisia lohkoja (VCO, varauspumppu, esijakaja ja silmukkasuodatin). Toisaal-35 ta yli vuosikymmen ajan on jatkunut trendi toteuttaa toimintoja digitaalisesti aina 2 kun se on mahdollista. Tähän on useita motivaatioita, mutta tärkein niistä lienee sen tarjoama joustavuus. Uusia kehittyneempiä integroitujen digitaalipiirien (IC) sukupolvia kehitetään joka 1.-2. vuosi. Digitaalipiireihin perustuvan suunnitelman siirtäminen uuteen ympäristöön on melko suoraviivaista ja vähäriskistä, kun taas analo-5 giapiirit pitää suurelta osin suunnitella uudelleen. Edelleen, tämänhetkinen huipputasoa edustava IC-tekniikka on aina puhtaasti digitaalista. Analogisten vaihtoehtojen odottaminen johtaa aina huipputason tekniikkaan nähden yhden sukupolven verran perässä oloon.
10 Erityisen onnistunut lähestymistapa kokonaan digitaalisesti toteutetun taajuussynte-tisaattorin toteuttamiseksi on esitetty viitteessä [1]: Robert B. Staszewski, Jonh Wal-ber, Jinseok Koh, Poras T. Balsara, "High-speed digital circuits for a 2.4 GHz all-digital RF frequency synthesizer in 130nm CMOS" IEEE, 2004. Kokonaan digitaalisessa taajuuslukitussa silmukassa (ADPLL) on jäljellä muutamia analogisia lohkoja, 15 mutta ne toimivat ajan suhteen, eikä amplitudi-informaation suhteen ja ovat piirirakenteina olennaisesti logiikkaporteista muodostettavia. Tästä johtuen ne ovat täysin yhteensopivia digitaaliteknologian kanssa.
Tekniikan tasoa ja keksintöä selitetään viitaten kuvioihin ja taulukoihin: 20
Kuvio 1 esittää murtoluku-N PLL:n jatkuvan verhokäyrän lähettimessä.
Kuvio 2 esittää aiheeseen liittyvän ADPLL arkkitehtuurin, jossa on säätyvä vai- heakku VPA (variable phase accumulator)
Kuvio 3 esittää perinteisen kuvion 2 säätyvän vaiheakun (VPA) rautatoteutuk-25 sen (katso [1]).
kuvio 4 esittää tunnetun tekniikan mukaisen vaihe inkrementterin (ylöslaski-jan), jossa on erillinen eniten ja vähiten merkitsevien bittien laskenta (katso [1]).
Kuvio 5 tunnetun tekniikan mukainen säätyvä vaiheinktrementteri, jossa on 30 eniten merkitsevien bittien uudelleen ajoitus (katso [1]).
Kuvio 6 esittää keksinnön mukaisen säätyvän vaiheakun esimerkin.
Kuvio 7 esittää kuvion 6 sovellusesimerkin 4:stä 2:een enkooderilogiikan to-tuustaulukon.
Kuvio 8 esittää kuvioissa 6 ja 7 käytettyjen signaalinimien kuvaukset.
35 3
Kuvio 1 esittää edellä kuvatun perinteisen PLL:n. Nykyistä huipputekniikkaa edustava ADPLLon kuvattu kuviossa 2. Perinteisissä PLL:ssä käytetty jänniteohjattu oskillaattori on korvattu digitaalisesti ohjatulle oskillaattorilla (DCO), jossa ohjataan digitaalisesti suurta määrää varaktoreja jatkuvan analogisen jännitteen sijasta. Vaihein-5 formaatio on takaisinkytketty digitaalisessa muodossa. Koska DCO:n ulostulovaihe on tarjolla vain analogisena signaalina, se pitää digitoida. Tämä toteutetaan digitaalisella akulla, joka pitää lukua täysistä RF-jaksoista ja aika-digitaalimuuntimella (TDC), joka digitoi kulloisenkin vaiheen murtolukuosan. Koska DCO:n vaiheinfor-maatio on saatavissa digitaalisessa muodossa ja DCO:n sisäänmeno on digitaalinen, 10 analogisen PLL:n vaihe-taajuus -detektori, varauspumppu ja silmukkasuodatin voidaan kaikki korvata digitaalipiireillä. Tämä tuo mukanaan monia etuja, kuten pienen piipinta-alan ja mahdollisuuden korkeamman kertaluvun aktiiviseen silmukkasuoda-tukseen ja laajakaistaiseen vaihemodulaatioon.
15 Ratkaistava ongelma
Arkkitehtuurina ADPLL nojaa erittäin nopean nanomittakaavaiseen CMOS-tekniik-kaan. Korkein käyttötaajuus on DCO:n ulostulossa, jossa vaiheakku muodostaa koko arkkitehtuurin pullonkaulan. Vaiheakku on periaatteessa modulo-ylöslaskija (tai las-20 kuri), joka toimii RF-taajuudella, ja sen ulostulo näytteistetään paljon alemmalla taajuudella tai kellotaajuudella. Esimerkiksi 2,4 GHz:n keskitaajuisen järjestelmän hetkellinen DCO-taajuus voi olla niinkin korkea kuin 3 GHZ. Perinteiset laskurit eivät toimisi niin korkealla taajuudella, koska niissä on liian paljon loogisia toimintoja, jotka pitäisi saattaa loppuun yhden RF-signaalijakson aikana. Perinteisessä PLL:ssä 25 VCO:n ulostuloon liittyvä lohko on yleensä hyvin yksinkertainen jakaja, joka voidaan aina suunnitella toimimaan paljon akkua korkeammalla taajuudella. Tästä johtuen nykyisillä piiriratkaisuilla toimiva ADPLL rajoittuu paljon nykyisiä perinteisiä PLL:iä matalammille taajuuksille. Kaikki parannukset akun nopeuteen mahdollistavat korkeamman RF-taajuuden maksimitaajuuden tuottamisen ADPLL:llä.
30
Tekniikan taso ia tekniikan taustaa
Suoraviivainen vaiheakun VPA toteutus on esitetty kuviossa 3, jossa laskuria seuraa näytteisiin. Julkaisussa [1] on esitetty periaatteessa kaksi ratkaisua laskurin toimin-35 nan nopeuttamiseksi. Ensimmäinen ratkaisu käyttää kuviossa 4 esitettyä vähiten 4 merkitsevien bittien Rv[i]<l:0> ja eniten merkitsevien bittien Rv[i]<7:2> erillistä laskentaa, ja toinen ratkaisu uudelleen ajoittaa eniten merkitsevät bitit kuvion 5 mukaan. Ensimmäinen ratkaisu muuntaa 8-bittisen laskurin kahdeksi pienemmäksi laskuriksi ja siten lyhentää kriittistä polkua. Liukuhihnatekniikan tavoin toinen ratkai-5 su hajottaa kriittisen polun kahden kellojakson ajalle odotuslogiikan avulla. Dokumentti [1] kuvaa nämä tunnetut ratkaisut yksityiskohtaisesti.
Nämä tekniikat käyttävät hyväkseen modulo-laskurin ulostulon ennustettavuutta, joka ulostulo määräytyy pelkän sisääntulokellon perusteella, ja nämä tekniikat mah-10 dollistavat laskurin toiminnan korkeammalla taajuudella. Näiden tekniikoiden haittana on seikka, että ne ottavat huomioon vain laskurin, eivätkä käytä hyväkseen sitä seikkaa, että näytteenotto tehdään paljon matalammalla taajuudella. Tästä johtuen kriittisten polkujen kuormitus ja logiikka ei ole minimoitu, antaen siten tilaa uusille parannuksille.
15
Keksinnön kuvaus
Keksinnön tavoitteena on tekniikan tason vaiheakun taajuusominaisuuksien parantaminen edelleen ja tehdä mahdolliseksi taajuus- tai pulssilaskenta korkealla taajuu-20 della.
Keksintö käyttää hyväkseen sitä tosiseikkaa, että ADPLL:n vaiheakun ulostulon tarvitsee olla saatavilla vain referenssitaajuudella, joka on paljon pienempi kuin sisääntulon RF-taajuus. Summaus voidaan tehdä madalletulla taajuudella eniten merkitse-25 viä bittejä sisältävälle sanalle. Muutamat vähiten merkitsevät bitit voidaan muodostaa kombinaatiologiikan tilatiedosta sitten kun ulostulo pitää muodostaa. Tilatieto tallennetaan siirtorekisteriin, joka toimii täydellä RF-taajuudella.
Keksinnölle on tunnusomaista se, mitä on esitetty itsenäisissä patenttivaatimuksissa 30 ja epäitsenäiset patenttivaatimukset kuvaavat keksinnön edullisia sovellusmuotoja.
Seuraavassa keksintö kuvataan yksityiskohtaisesti viitaten kuvioihin 6-8. Kuvio 6 esittää yhden edullisen keksinnön mukaisen vaiheakun suoritusmuodon. Kuvio 7 on kuvion 6 esittämän 4:stä 2:een enkooderin totuustaulu. Kuvion 8 taulukko esittää 35 kuvioiden ja tämän selityksen signaalinimet.
5
Yksi keksinnön mukaisen laitteen edullinen topologia on esitetty kuvion 6 esimerkissä. Vaiheakku sisältää laskurin eniten merkitseville biteille CN2, laskurin vähiten merkitseville biteille CN1, näytteenottovälineen S näytteistämiseksi matalammalla kellotaajuudella CKR.
5
Eniten merkitsevien bittien laskuri CN2 käsittää 6-bittien modulolaskurin, jota kellotetaan signaalilla CKVD4. Vähiten merkitsevien bittien laskuri käsittää siirtorekisterin, jota kellotetaan signaalilla CKV, ja näytteistä m inen tehdään flip-flopeilla, jotka toimivat näytteenottovälineenä S, jota kellotetaan matalataajuisella kellolla CKR, ja kom-10 binatoorisen 4:stä 2:een enkooderin EN CNl:n numerojärjestelmän muuntamiseksi. 4:stä 2:een enkooderin totuustaulu on esitetty kuviossa 7.
Kahdeksanbittisen vaiheakun ulostulen 6 ylimmän bitin muodostamiseksi on 6-bittinen modulolaskuri kellottuna CKVD4:llä (CKV jaettuna 4:llä -kello). Tämä laskuri 15 tekee summausoperaation jokaisella CKVD4 syklillä, eli joka neljännellä CKV:n syklillä. Tämän takia ulostulo vastaa kuutta ylintä bittiä 8-bittisestä laskurista, jota kellotetaan taajuudella CKV. Tämä sama toiminto on toteutettu julkaistussa topologiassa (Kuvio 5) esitetyssä laskurissa, jossa laskuri kellotetaan CKV:llä, mutta summaus tehdään vain joka neljäs jakso. Kuusibittisen modulolaskurin ulostulo näytteistetään 20 taajuudella CKR, kuten pitääkin.
Merkittävin keksinnöllisen topologian piirre liittyy 2 alimman bitin muodostamiseen. Toisin kuin julkaistussa kuvion 4 mukaisessa topologiassa, keksinnön mukainen topologia ei eksplisiittisesti sisällä kahden alimman bitin laskuria. Sen sijaan se käyttää 25 taajuudella CKV kellotettua siirtorekisteriä ja kombinaatio 4:stä 2:een enkooderia laskurina CN1 ja numerojärjestelmämuuntimena EN. Seuraavassa selostetaan 2 alinta bittiä muodostavaa logiikkaa.
Pitäisi olla ilmeistä, että mikä tahansa lukumäärä modulolaskurin vähiten merkitseviä 30 bittejä on myös modulolaskuri, ja laskurin ulostulon säännöllisyys mahdollistaa vähiten merkitsevien bittien aaltomuodon johtamisen eniten merkitsevien bittien aaltomuodosta. Esimerkiksi 3- bittisen modulolaskurin ulostulon pitäisi ideaalisesti omata kuvion 7(b) aaltomuotojen Rv[i]<2>, Rv[i]<l> ja Rv[i]<0> kaltaiset aaltomuodot, jossa voimme selvittää aaltomuodot Rv[i]<l> and Rv[i]<0> loogisesti, kunhan tun-35 nemme aaltomuodon Rv[i]<2>. Tässä topologiassa tarvittava Rv[i]<2> liittyvä ti- 6 lainformaatio on annettu siirtorekisterin viivästetyissä versioissa Rv[i]<2> viivästä-mättömän signaalin Rv[i]<2> kanssa. Kun siirtorekisteri näytteistää ja viivästää Rv[i]<2>:ta, saamme myös kuviossa 7(b) esitetyt aaltomuodot Rv[i]<2>_d<l>, Rv[i]<2>_d<2> ja Rv[i]<2>_d<3>, jotka Rv[i]<2> kanssa antavat tarpeeksi in-5 formaatiota signaalien Rv[i]<l> ja Rv[i]<0> johtamiseksi millä tahansa hetkellä yksinkertaisen logiikan avulla, kuten kuviosta voidaan todeta. Asian ydin tässä on kuitenkin se, ettei ole tarvetta johtaa kahta alinta bittiä Rv[i]<l> ja Rv[i]<0> jokaisella CKV kellojaksolla, koska vaiheakun tulo pitää päivittää vain jokaisella matala-taajuisen kellon CKR jaksolla. Siksi voidaan näytteistää ensin matalataajuisella kellol-10 la CKR tilainformaatio, joka on tallennettu Rv[i]<2>_d<3>, Rv[i]<2>_d<2>,
Rv[i]<2>_d<l> ja Rv[i]<2> ja suorittaa loogiset operaatiot jälkikäteen kahden vähiten merkitsevän bitin johtamiseksi. Näin toimimalla voidaan siirtää logiikkaa suuren kellotaajuuden alueelta matalan kellotaajuuden alueelle. Kuten kuviossa 6 esitetään, näytteistävien CKR:llä kellotettujen flip-floppien S jälkeen tuleva kombinatori-15 nen 4:stä 2:een enkooderi EN laskee lopullisen vähiten merkitsevien bittien ulostu-loarvon. Kuviossa 7 esitetään 4:stä 2:een enkooderin totuustaulu. Enkooderi voidaan helposti syntetisoiden millä tahansa HDL-ohjelmalla suoraviivaisesti. Laskemiselle on paljon aikaa, koska CKR on matalataajuinen kello.
20 Yhteenvetona ehdotettu topologia vaiheakun nopeuden parantamiseksi vähentää logiikkatoiminnat nopean kellotaajuuden alueella siirtorekisteriksi siirtämällä loogisia toimintoja matalan kellotaajuuden alueelle ja siten minimoi kriittisten ajoituspolkujen pituuden.
25 Neljästä kahteen -enkooderi saa tässä esimerkissä sisääntulosta siirtorekisteristä ja eniten merkitsevien bittien laskurin vähiten merkitsevästä bitistä. Toteutusta on helppo muunnella muuttamalla siirtorekisterin pituutta vähiten merkitsevien bittien laskemiseksi. Enkooderi voi saada sisääntulonsa yksinomaan näytteistetystä siirtorekisteristä, kunhan enkooderin logiikka muutetaan vastaavasti. Patenttivaatimukset 30 kuvaavat keksinnön suojapiirin ja keksintö ei ole rajoittunut kuvion 6 topologiaan.
On huomattava, että kuvio 6 esittää vain topologiaesimerkin, ja erilaiset variaatiot topologiasta ovat tarpeen mukaan mahdollisia. Ensinnäkin eniten ja vähiten merkitsevillä biteillä voi olla eri jaottelut, ja joka vaiheakun sanapituus on myös skaalatta-35 vissa. Toiseksi, topologia ei sulje pois mahdollisuutta käyttää eri tekniikoita eniten 7 merkitsevien bittien laskurissa, vaikkakaan sellainen ei ole useimmissa tapauksissa tarpeen. Esimerkiksi eniten merkitsevien bittien laskuri voi käyttää mitä tahansa tekniikkaa joka on käyttökelpoinen laskurin optimoinnissa, kuten julkaisussa [1] esitettyjä tekniikoita.
5
Samalla huomautetaan, että erillinen piiri 4:llä jaetun kellon CKVD4 muodostamiseksi ei ole todellisuudessa tarpeen. Koska 4:llä jaettu kellosignaali on käytössä myös sigma-delta-modulaattorissa ADPLL arkkitehtuurissa, samaa kelloa voidaan jakaa tässä yhteydessä, vaikkakin yksi kellonjakopiiri lisää vain vähän kustannuksia tarvit-10 taessa.
Edut ia haitat Tärkein keksinnön etu on tunnettua tekniikkaa paljon suurempi nopeus, joka sallii 15 nostaa taajuutta, jossa ADPLL arkkitehtuuria on mahdollista käyttää. Sen lisäksi keksintö on osoittanut, että on mahdollista olennaisesti pienentää tehonkulutusta ja jossain määrin pienentää vaiheakun piipinta-alaa. Yhtään selvää haittaa ei ole huomattu.
20 Vertailun vuoksi suunniteltiin kaksi akkua, käyttäen keksinnön mukaista topologiaa ja tekniikan tasoa (kuvio 5). Suunnitelmat kirjoitettiin ensin VHDL:llä ja sitten jälkeen ne syntetisoitiin Synopsis Design Compilerilla käyttäen 65 nm CMOS teknologi aa. Keksinnön mukainen suunnitelma pystyttiin syntetisoimaan 3,7 GHz:n kellotaajuudelle ilman ajoitusrikkeitä, kun taas tekniikan tason mukainen voitiin syntetisoida 25 vain kellotaajuudelle 2,3 GHz. Toimintataajuudella 2,3 GHz (suurin tekniikan tason sallima taajuus) keksintömme mukaisella suunnitelmalla oli tehonkulutus 148 pW, kun tekniikan tason mukainen käytti 304 pW tehoa. Edelleen, keksinnön mukaisen suunnitelman solukoko oli 226 pm2 ja tekniikan tason mukaisen solun koko oli 254 pm2. On huomattava, että prosentuaalinen toimintataajuuden kasvu käytettäes-30 sä keksintöä (noin 60 % yllä olevan esimerkin mukaan) olisi vielä suurempi, mikäli akut optimoitaisiin räätälöidyllä suunnittelumenetelmällä yllä käytetyn digitaalisuun-nittelumenetelmän sijasta.
Vaiheakku on käyttökelpoinen missä tahansa laskentatarkoituksessa, edellyttäen, 35 että laskuria näytteistetään paljon laskurin sisääntulosignaalin taajuutta pienemmäl- 8 lä taajuudella. Mikä tahansa taajuuslaskuri voi käyttää keksittyä topologiaa, mukaan luettuna taajuusmodulaation ilmaisimet ja nopeat pulssilaskurit.
9
Luettelo käytetyistä lyhenteistä ADPLL : All digital phase locked loop = Kokonaan digitaalinen vaihelukko DCO Digitally controlled oscillator = Digitaalisesti ohjattu oskillaattori 5 GSM Global system for mobile communications = GSM-puhelinjärjestelmä HDL Hardware description language = laitteiston kuvauskieli LSB Least significant bit = vähiten merkitsevä bitti PLL Phase locked loop = vaihelukko, vaihelukittu silmukka RF Radio frequency = Radiotaajuus, suurtaajuus 10
Viitteet [1] Robert B. Staszewski, Jonh Walber, Jinseok Koh, Poras T. Balsara, "Highspeed digital circuits for a 2.4 GHz all-digital RF frequency synthesizer in 130nm 15 CMOS" IEEE, 2004

Claims (7)

1. Digitaalinen vaiheakku erityisesti käytettäväksi digitaalisessa vaihelukossa, jossa vaiheakku sisältää ainakin kaksi laskuria (CN1, CN2) suurtaajuisen oskillaattorin 5 (CKV) lähtötaajuuden laskemiseksi, käyttäen ensimmäistä laskuria (CN1) vähiten merkitsevien bittien ja toista laskuria (CN2) eniten merkitsevien bittien laskemiseen, ja referenssitaajuuden tulo on matalammalla taajuudella kuin mainittu suurtaajuus (CKV), tunnettu siitä, että vähiten merkitsevien bittien laskuriosa (CN1) toimii eri numerojärjestelmässä, ja numerojärjestelmän muunnos (EN) tehdään molempien 10 laskurien (EN1, EN2) näytteenoton (S) jälkeen matalammalla referenssitaajuudella (CRK).
2. Patenttivaatimuksen 1 mukainen digitaalisen vaihelukon vaiheakku edelleen tunnettu siitä, että vähiten merkitsevien bittien laskuri (CN1) resetoidaan tai synkro- 15 noidaan yhteisestä lähteestä tulevalla signaalilla eniten merkitsevien bittien laskurin (CN2) sisääntulon kanssa.
3. Patenttivaatimuksen 1 tai 2 mukainen digitaalisen vaihelukon vaiheakku edelleen tunnettu siitä, että eniten merkitsevien bittien laskuri (CN2) toimii matalammalla 20 taajuudella (CKVD4), joka on johdettu korkeammasta taajuudesta (CKV).
4. Patenttivaatimuksen 3 mukainen digitaalisen vaihelukon vaiheakku tunnettu siitä, että eniten merkitsevien bittien tulosignaali on muodostettu jakamalla laskettavasta oskillaattorin (CKV) taajuudesta. 25
5. Minkä tahansa edeltävän patenttivaatimuksen mukainen digitaalisen vaihelukon vaiheakku edelleen tunnettu siitä, että vähiten merkitsevien bittien laskuri (CN1) sisältää siirtorekisterin.
6. Patenttivaatimuksen 5 mukainen digitaalisen vaihelukon vaiheakku tunnettu siitä, että vähiten merkitsevien bittien laskuri (CN1) toimii ilman ta ka isin kytkentää.
7. Menetelmä korkeataajuisen signaalin (CKV) laskemiseksi huomattavasti pienemmällä näytteenottotaajuudella (CKR), joka menetelmä käsittää eniten merkitsevien 35 bittien laskemisen yhdellä laskurilla (CN2), joka toimii matalammalla taajuudella kuin laskettava signaali (CKV), ja vähiten merkitsevien bittien laskemisen toisella laskurilla (CNl), joka toimii laskettavalla korkealla taajuudella (CKV), tunnettu siitä, että vähiten merkitsevien bittien laskenta (CNl) tehdään eri numerojärjestelmällä ja numeroja rjestel mä n muunnos tehdään molempien laskurien (CNl, CN2) matalataajui-5 semman signaalin (CKR) mukaan tehdyn näytteenoton (S) jälkeen.
FI20075755A 2007-10-25 2007-10-25 Vaiheakku digitaalista vaihelukittua silmukkaa varten FI120524B (fi)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FI20075755A FI120524B (fi) 2007-10-25 2007-10-25 Vaiheakku digitaalista vaihelukittua silmukkaa varten
PCT/FI2008/050593 WO2009053531A1 (en) 2007-10-25 2008-10-23 Phase accumulator for digital phase locked loop

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20075755A FI120524B (fi) 2007-10-25 2007-10-25 Vaiheakku digitaalista vaihelukittua silmukkaa varten
FI20075755 2007-10-25

Publications (3)

Publication Number Publication Date
FI20075755A0 FI20075755A0 (fi) 2007-10-25
FI20075755A FI20075755A (fi) 2009-04-26
FI120524B true FI120524B (fi) 2009-11-13

Family

ID=38656900

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20075755A FI120524B (fi) 2007-10-25 2007-10-25 Vaiheakku digitaalista vaihelukittua silmukkaa varten

Country Status (2)

Country Link
FI (1) FI120524B (fi)
WO (1) WO2009053531A1 (fi)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3032072B1 (fr) 2015-01-23 2018-05-11 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif de synthese de frequence a boucle de retroaction
CN105071798B (zh) * 2015-08-19 2018-06-26 安凯(广州)微电子技术有限公司 应用于全数字pll的低功耗相位累加器
CN109714046B (zh) * 2019-03-05 2024-01-23 南华大学 可变相位累加器电路结构的全数字锁相环及锁相控制方法
FR3098664B1 (fr) 2019-07-08 2021-07-23 Commissariat Energie Atomique Dispositif de synthèse de fréquence à boucle de rétroaction

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI279085B (en) * 2004-03-22 2007-04-11 Realtek Semiconductor Corp All-digital phase-locked loop
US7801262B2 (en) * 2005-10-19 2010-09-21 Texas Instruments Incorporated All digital phase locked loop architecture for low power cellular applications
US7482883B2 (en) * 2005-10-19 2009-01-27 Texas Instruments Incorporated Gain normalization of a digitally controlled oscillator in an all digital phase locked loop based transmitter
US7498890B2 (en) * 2005-10-19 2009-03-03 Texas Instruments Incorporated Continuous reversible gear shifting mechanism
US7605664B2 (en) * 2006-01-19 2009-10-20 Texas Instruments Deutschland Gmbh All digital phase locked loop system and method

Also Published As

Publication number Publication date
FI20075755A (fi) 2009-04-26
WO2009053531A1 (en) 2009-04-30
FI20075755A0 (fi) 2007-10-25

Similar Documents

Publication Publication Date Title
US7859344B2 (en) PLL circuit with improved phase difference detection
EP1816741B1 (en) Phase detector
JP5347534B2 (ja) 位相比較器、ｐｌｌ回路、及び位相比較器の制御方法
US8615064B2 (en) Phase locked loop circuit and receiver using the same
US8248106B1 (en) Lock detection using a digital phase error message
US8106808B1 (en) Successive time-to-digital converter for a digital phase-locked loop
US9013213B2 (en) Digital fractional frequency divider
US8952763B2 (en) Frequency modulator having digitally-controlled oscillator with modulation tuning and phase-locked loop tuning
US8076978B2 (en) Circuit with noise shaper
EP2622741B1 (en) Reference clock sampling digital pll / fll
KR20130094446A (ko) 저전력 고해상도 타임투디지털 컨버터
JP5206682B2 (ja) 位相比較器およびフェーズロックドループ
FI120524B (fi) Vaiheakku digitaalista vaihelukittua silmukkaa varten
US8223909B2 (en) Digital sampling apparatuses and methods
JP5333439B2 (ja) 周波数シンセサイザおよび発振器の発振周波数制御方法
KR20150007728A (ko) 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기
US20120049912A1 (en) Digital phase difference detector and frequency synthesizer including the same
CN103684445A (zh) 多相位高分辨率锁相环
Staszewski et al. Time-to-digital converter for RF frequency synthesis in 90 nm CMOS
WO2012066700A1 (ja) 周波数シンセサイザおよび時間デジタル変換器
US8461886B1 (en) Circuit and circuit method for reduction of PFD noise contribution for ADPLL
US10270455B2 (en) Multi-phase clock generation employing phase error detection in a controlled delay line
US8014487B2 (en) High-frequency counter
US8264388B1 (en) Frequency integrator with digital phase error message for phase-locked loop applications
Xu All-digital phase-locked loop for radio frequency synthesis

Legal Events

Date Code Title Description
FG Patent granted

Ref document number: 120524

Country of ref document: FI

MM Patent lapsed