FI105374B - Kellosignaalien multipleksointipiiri - Google Patents

Kellosignaalien multipleksointipiiri Download PDF

Info

Publication number
FI105374B
FI105374B FI911815A FI911815A FI105374B FI 105374 B FI105374 B FI 105374B FI 911815 A FI911815 A FI 911815A FI 911815 A FI911815 A FI 911815A FI 105374 B FI105374 B FI 105374B
Authority
FI
Finland
Prior art keywords
signal
clock
clock signal
level
circuit
Prior art date
Application number
FI911815A
Other languages
English (en)
Swedish (sv)
Other versions
FI911815A0 (fi
FI911815A (fi
Inventor
Vianney Andrieu
Original Assignee
Alcatel Radiotelephone
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alcatel Radiotelephone filed Critical Alcatel Radiotelephone
Publication of FI911815A0 publication Critical patent/FI911815A0/fi
Publication of FI911815A publication Critical patent/FI911815A/fi
Application granted granted Critical
Publication of FI105374B publication Critical patent/FI105374B/fi

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/0079Receiver details
    • H04L7/0083Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/04Distributors combined with modulators or demodulators
    • H04J3/047Distributors with transistors or integrated circuits
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/06Synchronising arrangements
    • H04J3/0635Clock or time synchronisation in a network
    • H04J3/0685Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688Change of the master or reference, e.g. take-over or failure of the master

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Electronic Switches (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Description

105374
Kellosignaalien multipleksointipiiri
Esillä oleva keksintö kohdistuu kellosignaalien multiplek-sointipiiriin, jonka lähtösignaalina on valintasignaalin yksilöimä kellosignaali.
5 Elektronisissa laitteissa, joissa on useita kelloja, joitakin niistä voidaan joskus käyttää peräkkäin samassa komponentissa esimerkiksi sen energiankulutuksen pienentämiseksi tai sen toiminnan synkronoimiseksi muiden komponenttien toimintaan. Tätä varten on käytettävä kellosig-10 naalien multipleksointipiiriä, jonka lähtösignaali täyttää kellosignaalien tavanomaiset vaatimukset, erikoisesti jokaisen ylemmän ja alemman tason minimikestoajän suhteen.
Tätä ehtoa ei voida täyttää tunnetun tyyppisillä multiplek-sereillä, joissa lähtösignaali vaihtuu ensimmäisestä 15 tulosignaalista toiseksi tulosignaaliksi, heti kun valin- tasignaali määrää vaihdon. Vaihto voi tapahtua määriteltyä lyhyemmän ajan kuluttua ensimmäisen tulosignaalin tason-muutoksen jälkeen. Vaihto voi myös tapahtua määriteltyä lyhyemmän ajan sisällä ennen toisen tulosignaalin tason-20 muutosta.
US-patenttijulkaisusta 4 899 351 ja EP-hakemusjulkaisusta 0 254 406 on tunnettua käyttää välineitä, jotka saattavat lähtösignaalin noudattamaan minimikestoaikarajoituksia. Ensimmäisen tulosignaalin vaihtuminen toiseksi tapahtuu 25 kuitenkin suhteellisen pitkällä viiveellä. Molemmissa julkaisuissa esitetyt laitteet soveltuvat lisäksi ohjaustapansa vuoksi huonosti tapaukseen, jossa tulosignaalien lukumäärä on suurempi kuin kaksi.
Esillä olevan keksinnön tavoitteena on siten kellosig-' 30 naalien multipleksointipiiri, jossa valintasignaalin välittämän vaihtopyynnön ja tosiasiallisen toiseen tulosig-naaliin vaihdon välinen vaihtoaika riippuu vain ensimmäisen ja toisen tulosignaalin taajuuksista ja on tehty kes- 2 105374 torajoitukset huomioonottaen mahdollisimman pieneksi.
Keksintöä voidaan käyttää riippumatta kellojen lukumäärästä, joilta ei edellytetä ennakolta mitään keskinäistä tai niiden ja valintasignaalin välistä vaihe- tai taajuusriip-5 puvuutta.
Keksinnön mukaista kellosignaalien multipleksointipiiriä ohjaa ainakin yksi valintasignaali. Piirille on tunnusomaista, että vaihtotasona on aina sama näiden kellosignaalien kahdesta tasosta, jolloin piirissä on jokaista 10 kellosignaalia varten viivästysmoduli, joka kehittää viivästetyn kellosignaalin, joka saa kyseisen kellosignaalin arvon valintasignaalin ensimmäisessä tilassa varattu-signaalin puuttuessa, heti kun tämän kellosignaalin vaihtotaso esiintyy, ja katkaisee tämän viivästetyn kel-15 losignaalin, kun valintasignaali on toisessa tilassa, heti kun tämän kellosignaalin vaihtotaso esiintyy, ohjausvälineet, jotka kehittävät varattu-signaalin, heti kun viivästysmoduli kehittää viivästetyn kellosignaalin, ja välineet, jotka antavat lähtösignaalina valitun viivästys-20 modulin antaman viivästetyn kellosignaalin.
Lisäksi kellosignaalin multipleksointipiirissä jokaiseen kellosignaaliin liittyy valintasignaali.
Kellosignaalien multipleksointipiirissä jokainen viivästysmoduli antaa lisäksi toimintasignaalin samanaikaisesti kuin 25 se antaa viivästetyn kellosignaalin, ohjausvälineiden kehittäessä varattu-signaalin, jos toimintasignaali on olemassa.
Kellosignaalien multipleksointipiirin ensimmäisessä suoritusmuodossa, jossa vaihtotasona on alempi taso, jokainen 30 viivästysmoduli sisältää D-kiikun, joka kehittää samanai kaisesti loogisessa ykköstilassa olevan toimintasignaalin ja viivästetyn kellosignaalin, joka on toimintasignaalin ja 3 105374 kellosignaalin looginen tulo, jolloin kiikun kellotulo vastaanottaa kellosignaalin komplementin ja kiikun datatulo vastaanottaa ohjaussignaalin, jonka taso on ykkönen, jos valintasignaali on olemassa ja toimintasignaali tai varat-5 tu-signaalin komplementti ovat ykköstasolla.
Kellosignaalien multipleksointilaitteessa ohjausvälineet sisältävät esimerkiksi TAI-portin, joka vastaanottaa kaikki toimintasignaalit varattu-signaalin muodostamiseksi.
Kellosignaalien multipleksointipiirissä jokainen viivästys-10 moduli sisältää edullisesti JA-portin, joka vastaanottaa valintasignaalin ja sallintasignaalin ohjaussignaalin muodostamiseksi, ja lisäksi TAI-portin, joka vastaanottaa toimintasignaalin ja varattu-signaalin komplementin tämän sallintasignaalin muodostamiseksi.
15 Kellosignaalien multipleksointipiirin toisessa suoritusmuodossa, jossa vaihtotasona on ylempi taso, jokainen viivästysmoduli sisältää D-kiikun, joka kehittää samanaikaisesti loogisessa nollatilassa olevan toimintasignaalin ja viivästetyn kellosignaalin, joka on kellosignaalin ja 20 toimintasignaalin looginen summa, jolloin kiikun kellotulo vastaanottaa kellosignaalin, kiikun data-tulo vastaanottaa ohjaussignaalin, jonka taso on ykkönen, jos valintasignaali on nolla tai jos toimintasignaali ja varattu-signaali ovat ykkösiä.
25 Kellosignaalien multipleksointipiirissä ohjausvälineet sisältävät esimerkiksi JA-EI-portin, joka vastaanottaa kaikki toimintasignaalit varattu-signaalin kehittämiseksi.
t
Kellosignaalien multipleksointipiirissä jokainen viivästys- 9 moduli sisältää edullisesti JA-EI-portin, joka vastaanottaa 30 valintasignaalin ja sallintasignaalin ohjaussignaalin kehittämiseksi, ja lisäksi toisen JA-EI-portin, joka vastaanottaa toimintasignaalin ja varattu-signaalin sallin- 4 105374 tasignaalin kehittämiseksi.
Keksinnön eri päämäärät ja ominaisuudet ilmenevät täsmällisemmin keksintöä rajoittamattomasta suoritusesimerkkien selityksestä, jossa viitataan oheisiin kuvioihin, jotka 5 esittävät: kuvio 1 lohkokaaviota keksinnön mukaisesta kellosignaalien multipleksointipiiristä, kuvio 2 kaaviota keksinnön piirin ensimmäisen suoritusmuodon mukaisesta viivästysmodulista, 10 kuvio 3 kaaviota keksinnön piirin toisen suoritusmuodon mukaisesta viivästysmodulista, kuvio 4 kaaviota keksinnön piirin toisen suoritusmuodon mukaisesta keskitysmodulista, kuvio 5 ajoituskaaviota, joka esittää keksinnön mukaisen 15 kolmen kellosignaalin multipleksointipiirin toimintaa.
Kellosignaali on jaksollinen signaali, jonka kahta tilaa kutsutaan toimintatasoksi ja lepotasoksi. Lepotaso vastaa signaalia, joka syötetään komponentin kellotuloon, kun kellosignaalia ei esiinny.
20 Kellosignaalien multipleksointipiiriä voidaan käyttää yhtä hyvin silloin, kun näiden signaalien toimintataso on ylempi taso ja lepotaso on alempi taso, kuin päinvastaisessa tapauksessa. Piiriä voidaan käyttää yhtä hyvin siitä riippumatta, millainen tietoväline yksilöi siirrettävän kel-25 losignaalin. Selityksessä käytetyssä ratkaisussa välineenä on ryhmä valintasignaaleja, jotka jokainen liittyvät yhteen kellosignaaliin, jolloin on selvää, että tietyllä hetkellä on olemassa vain yksi valintasignaali.
5 105374
Kuviossa 1 esitetty multipleksointipiiri on sovitettu vastaanottamaan n kellosignaalia H1# ... ,Hif Hn, joihin jokaiseen liittyy valintasignaali S:, ...,Sj, . . . ,Sn, missä indeksi i on kokonaisluku, joka on välillä 1 ja n. Piirissä on n viiväs-5 tysmodulia 1, i, n, jotka jokainen vastaanottavat kellosignaalin ^ ja kehittävät viivästetyn kellosignaalin ja toimintasignaalin Qif jotka molemmat johdetaan vastaavan valintasignaalin Sj ja varattu-signaalin B tilasta. Vain yksi näistä moduleista on toiminnassa tietyllä hetkellä.
10 Varattu-signaalin B muodostaa ohjausmoduli 20, kun yksi toimintasignaaleista Qx, ...,Qlf ...,Qn on olemassa.
Multipleksointipiiri sisältää lisäksi keskitysmodulin 30, joka antaa lähtösignaaliksi HS kaikkien viivästettyjen kellosignaalien Dx, . . . ,Dir . . .Dn yhdistelmän.
15 Ensimmäisessä suoritusmuodossa, jota selitetään seuraavas-sa, kellosignaalit Hi ovat sellaisia, joiden toimintatasona on ylempi taso eli 1 ja joiden lepotasona on alempi taso eli 0.
Kuviossa 2 on esitetty viivästysmoduli i, joka on saman-20 lainen kuin kaikki muut viivästysmodulit. Siihen sisältyy kiikku 21A, joka kehittää toimintasignaalin Qif jolla on arvo, joka kiikun datatuloon syötetyllä ohjaussignaalilla Cj oli kiikun kellotuloon Ckt syötetyn signaalin edellisen alemmalta tasolta ylemmälle tasolle siirtymisen aikana.
25 Viivästysmoduli kehittää myös invertoidun toimintasignaalin Qif joka on toimintasignaalin Qj komplementti. Kun toimin-tasignaali Qj on olemassa eli tasolla 1, viivästetty kellosignaali Di saa kellosignaalin Hj arvon. Tämä tulos saadaan, kuten kuviosta 2 ilmenee, käyttämällä TAI-EI-30 porttia 22if joka vastaanottaa toimintasignaalin komplementin Qi ja invertterin 231 avulla invertoidun kellosignaalin Hif millä saadaan viivästetty kellosignaali
Di = Qi + H, = Qi. Hi (1) 6 105374
Komponentit on tehty sellaisiksi, että kellosignaalin komplementin ΗΑ kulkuaika invertterin 23j lähdöstä TAI-EI-portin 22A tuloon on pienempi kuin toimintasignaalin komplementin QA tämän saman portin tasolla tapahtuvan tilan 5 muutoksen ja tämän tilan muutoksen aiheuttavan invertterin 23* lähdön tasolla tapahtuvan kellosignaalin komplementin H* muutoksen välinen aika. Päinvastaisessa tapauksessa esiintyisi itse asiassa viivästetyn kellosignaalin Dj epäsuotava siirtyminen tasolle 1 kahden edellä mainitun kulkuajan 10 erotusta vastaavaksi ajaksi. Tämä tulos saadaan esimerkiksi sijoittamalla kiikku 21* ja TAI-EI-portti 22* lähekkäin.
Ohjausmoduli 20, jota ei ole esitetty tässä kuviossa, kehittää varattu-signaalin, jos yksi toimintasignaaleista on olemassa. Moduli voi olla esimerkiksi TAI-portti 15 n B = Σ Qk (2) k=l
Ohjaussignaalin C*, joka sallii kellosignaalin H* siirron, on oltava olemassa eli tasolla 1, jos valintasignaali on 20 olemassa (S* = 1). Lisäksi modulin on jo oltava toiminnassa (Oi 1) tai varattu-signaalin täytyy puuttua (B = 0). Nämä ehdot voidaan esittää seuraavalla loogisella yhtälöllä:
V
C* « S* . (Q* + B) (3) Tämä tulos saadaan JA-portin 24* avulla, joka kehittää 25 ohjaussignaalin C* valintasignaalista S* ja sallintasig-naalista V* lähtien. Sallintasignaalin V* antaa TAI-portti 25*, joka saa toimintasignaalin Q* ja invertterin 26* avulla invertoidun varattu-signaalin B.
Keskitysmoduli 30, jota ei ole esitetty kuviossa 2, antaa 30 lähtösignaalina minkä tahansa yhden viivästetyistä kellosignaaleista Dlf ... ,Dj, ...Dn, koska kahta signaalia ei voi 7 105374 esiintyä samanaikaisesti. Moduli muodostuu esimerkiksi TAI-portista: n HS - Σ Dk (4) 5 k=l
Multipleksointipiirin eri elimissä käytettyjen loogisten operaattorien valinta on esitetty esimerkkinä. Valinta voi olla toisenlainen, kunhan sillä voidaan saada tulokset, jotka on esitetty edellä olevissa neljässä loogisessa yhtälö lössä ((1), (2), (3), (4)).
Seuraavassa selitetään multipleksointipiirin toiminta. Oletetaan, että aluksi mikään valintasignaaleista ei ole olemassa. Kaikki toimintasignaalit ovat siten nollia, mikä kehittää lähtösignaaliksi HS samoin nollan, varattu-sig-15 naalin B ollessa myös nolla.
Signaalin St saapuessa (Sj = 1) vastaavan viivästysmodulin ohjaussignaali Ci siirtyy nollasta ykköseksi. Kun kellosignaali Ηα vaihtuu ykkösestä nollaksi, kellosignaalin Ht komplementti Hipaisee toimintasignaalin Qt siirtymisen 20 ykköseksi.
Tämän seurauksena varattu-signaali B siirtyy ykköseksi ja mikään muu synkronointimoduli ei siten voi olla toiminnassa.
Jaksoa, jonka aikana toimintasignaali Qx on tasolla 1, 25 kutsutaan seuraavassa valintajaksoksi.
Tämän jakson aikana viivästetty kellosignaali D± saa kellosignaalin Ht arvon, joka on nollatasolla. Lähtösignaali t HS, joka on siten nyt sama kuin Dx, pysyy nolla-tasolla yhtä pitkän ajan kuin kellosignaali Hi· Tämä valintasignaalin Si 30 esiintymisen liipaisema ensimmäinen tilanvaihto toteuttaa siten alemman tason minimikestoehdon.
8 105374
Kun valintasignaali Sx on siirtynyt nollaan, toimintasig-naali Qx siirtyy nollaan kellosignaalin Hx seuraavan ykkösestä nollaan siirtymisen aikana. Vain tällä hetkellä kun kellosignaali ja sen seurauksena lähtösignaali HS 5 ovat nollia, toimintasignaali QA ja varattu-signaali menevät nollaan. Alkuoletus, jonka mukaan lähtösignaali HS on nolla, kun varattu-signaali on nolla, on siten osoitettu oikeaksi. Koska minimikestoehdon oletetaan toteutuvan kellosignaalin H* sekä ylemmän tason että alemman tason 10 osalta, myös lähtösignaali HS toteuttaa ehdon.
Jos valintasignaali Sj, joka on muu kuin edellä oleva Si, tulee valintasignaalin SA nollaksi siirtymisen ja varattu-signaalin B nollaksi siirtymisen välillä, vastaava viiväs-tysmoduli j ei ota sitä huomioon, koska ohjaussignaali C, 15 pysyy nollana niin kauan kuin varattu-signaali B on ykkönen. Ohjaussignaali Cj siirtyy ykköseksi, kun lähtösignaali HS menee nollaan, mikä ilmenee edellä esitetystä tarkastelusta. Valintasignaalin Sj ykköseksi siirtymisen ja viivästetyn kellosignaali Dj ykköseksi siirtymisen välisen 20 vaihtoaikavälin pituus on vähintään kellosignaalin Hj yhden alemman tason kesto ja enintään saman signaalin kahden alemman tason keston ja yhden ylemmän tason keston ja kellosignaalin H* yhden jakson summa, jos valintasignaalin S* siirtyminen nollaan ja valintasignaalin Sj siirtyminen 25 ykköseksi tapahtuvat näennäisesti samanaikaisesti. Tämä aikaväli on siten pieni ja se riippuu vain kellosignaaleista, joiden välillä vaihto tapahtuu.
Seuraavassa selitetyssä toisessa suoritusmuodossa kellosignaalien Hj toimintatasona on alempi taso eli Oja lepotasona 30 ylempi taso eli 1.
Viivästysmoduli i, joka on samanlainen kuin kaikki muut, on esitetty kuviossa 3. Viivästysmodulissa on kiikku 31lr joka on samanlainen kuin edellä kuvattu kiikku 211# ja se kehittää toimintasignaalin Q\, jonka arvo on sama kuin 9 105374 arvo, joka sen datatuloon syötetyllä ohjaussignaalilla C'i oli kiikun kellotuloon C'ki syötetyn signaalin edellisen alemmalta tasolta ylemmälle tasolle siirtymisen aikana. Kun toimintasignaali Q\ on nolla, viivästetyllä kellosignaalil-5 la D'j on kellosignaalin H1 arvo. Tämä tulos saadaan, kuten kuviosta 3 ilmenee, käyttämällä TAI-EI-porttia 321, joka vastaanottaa toimintasignaalin ja kellosignaalin ΗΑ ja jota seuraa invertteri 33t, joka antaa viivästetyn kellosignaalin D\: 10 O\ = Q\ + Ht - Q\ + Ht (1’)
Edellä esitetty kellotulon Ck'j (Ck^ ja TAI-EI-portin 32t (22x) tulojen välistä etenemisviivettä koskeva huomautus pätee myös tässä.
Ohjausmoduli 20, jota ei ole esitetty tässä kuviossa, 15 kehittää varattu-signaalin B, joka on ykkönen, jos jokin toimintasignaaleista Q'j on nolla.
Ohjausmoduli voi muodostua esimerkiksi JA-EI-portista, n n B' - π Q'k - Σ Q'k (2' ) 20 k=l k=l
Kellosignaalin Hi siirron sallivan ohjaussignaalin 0\ tulee olla tasolla 0, jos valintasignaali Si on olemassa (Si = 1). Lisäksi modulin on joko jo oltava toiminnassa (Q'i = 0) tai varattu-signaalin on ilmoitettava, että mikään viivästys-25 moduleista ei ole toiminnassa (B'=0).
C' i = Sj ♦ (B1 + Q' j) C' i - Si + (B- + Q'i) C,i = S1 + B'+Q'i (3') Tämä tulos saadaan JA-EI-portin 34A avulla, joka kehittää 10 105374 ohjaussignaalin valintasignaalista ja sallintasig-naalista Vt lähtien. Sallintasignaalin V'* kehittää JA-EI-portti 35if joka vastaanottaa varattu-signaalin B' ja toimintasignaalin Q'*.
5 Kuviossa 4 esitetty keskitinmoduli 30 antaa lähtösignaalina HS yhden viivästetyistä signaaleista D'^ ... ,d·*, ... ,D'n, koska kahta tällaista signaalia ei voi esiintyä samanaikaisesti.
Keskitinmoduli voi muodostua esimerkiksi TAI-EI-portista 10 41, joka saa invertterien 42lf . . ., 42t, . .., 42n välityksellä jokaisen viivästetyistä kellosignaaleista D'j, n HS = Σ ~D'l k=l 15 n HS = n D', (4' ) k=l
Multipleksointipiirin eri elimissä käytettyjen loogisten operaattoreiden valinta on esitetty esimerkkinä. Ne on 20 valittu tässä invertoiviksi tyypeiksi, mikä vastaa tavallisesti teollisia sovelluksia. Lisäksi on huomattava, että viivästysmodulin i invertteri 33* ja keskitysmodulin invertteri 42*, jotka on sijoitettu peräkkäin, kumoavat toistensa vaikutuksen. Ne on tämän vuoksi edullista jättää 25 pois käytännön toteutuksessa. Ne on esitetty keksinnön selityksen yhtenäistämiseksi.
Loogisten operaattoreiden valinta voi olla erilainen, kunhan sillä voidaan saavuttaa edellä olevien neljän loogisen yhtälön ((1’), (2'), (3’), (4)) esittämät tulok-30 set.
Seuraavassa selitetään multipleksointipiirin toiminta. Aluksi oletetaan että mikään valintasignaaleista ei ole 11 105374 olemassa. Kaikki toimintasignaalit ovat siten ykkösiä, jos oletetaan, että jokainen kellotulo Ck\,... ,Ck'i,... ,Ck'n on vastaanottanut alemmalta tasolta ylemmälle tasolle siirtyvän signaalin, mikä kehittää siten lähtösignaalin HS, 5 joka on samoin ykkönen, varattu-signaalin B' ollessa puolestaan nolla. Jonkin valintasignaalin St saapuessa (Si 1) ohjaussignaali tulee nollaksi. Kun kellosignaali Η£ siirtyy nollasta ykköseksi, toimintasignaali Q'j siirtyy ykkösestä nollaksi. Tämän seurauksena varattu-signaali B' 10 siirtyy nollasta ykköseksi.
Jaksoa, jonka aikana toimintasignaali Q'i on nollatasolla, kutsutaan seuraavassa valintajaksoksi.
Tämän jakson aikana viivästetty kellosignaali D'j saa kellosignaalin Hi arvon, joka on ykköstasolla. Lähtösignaali 15 HS, joka siten on nyt sama kuin D'1# pysyy ykköstasolla yhtä pitkän ajan kuin signaali Hi· Tämä valintasignaalin Si esiintymisen liipaisema ensimmäinen tilanvaihto täyttää siten ylemmän tason minimikestoehdon.
Kun valintasignaali Si on siirtynyt nollaan, toimintasig-20 naali Q'j siirtyy ykköseksi kellosignaalin Hj seuraavan nollasta ykköseksi siirtymisen aikana. Vain tällä hetkellä, kun kellosignaali ΗΑ ja sen seurauksena lähtösignaali HS ovat ykkösiä, toimintasignaali 0'χ tulee ykköseksi ja varattu-signaali tulee nollaksi. Alkuoletus, jonka mukaan 25 lähtösignaali HS on ykkönen, kun varattu-signaali on nolla, on siten osoitettu oikeaksi. Koska minimikestoehdon oletetaan toteutuvan kellosignaalin Ηχ sekä ylemmän tason että alemman tason osalta, myös lähtösignaali HS toteuttaa ehdon.
30 Jos valintasignaali Sj7 joka on muu kuin edellä oleva St, tulee valintasignaalin Si nollaksi siirtymisen ja varattu-signaalin B' nollaksi siirtymisen välillä, vastaava viiväs-tysmoduli j ei ota sitä huomioon, koska ohjaussignaali C'j 12 105374 pysyy ykkösenä niin kauan kuin varattu-signaali B on ykkönen. Ohjaussignaali C'j siirtyy nollaksi, kun lähtösig-naali HS tulee ykköseksi, mikä ilmenee edellä esitetystä tarkastelusta. Valintasignaalin Sj ykköseksi siirtymisen ja 5 viivästetyn kellosignaalin D'j nollaksi siirtymisen välisen aikavälin pituus on vähintään kellosignaalin H., yhden ylemmän tason kesto ja enintään saman signaalin kahden ylemmän tason keston ja yhden alemman tason keston ja kellosignaalin Hi yhden jakson summa, jos valintasignaalin 10 Si siirtyminen nollaan ja valintasignaalin Sj siirtyminen ykköseksi tapahtuvat näennäisesti samanaikaisesti. Tämä aikaväli on siten pieni ja se riippuu vain kellosignaaleista, joiden välillä vaihto tapahtuu.
Kuviossa 5 on esitetty ajoituskaavio, joka esittää multi-15 pleksointipiirin toimintaa kolmen kellosignaalin Hx, Ht, Hn tapauksessa.
Keksintö mahdollistaa siten kellosignaalien multipleksoin-tipiirin toteuttamisen siten, että se täyttää ylemmän tason ja alemman tason minimikestorajoitukset siitä riippumatta 20 onko lepotasona alempi taso tai ylempi taso.
Kahdessa edellä olevassa toteutusmuodossa multipleksoin-tipiiri valitsee kellosignaalin sen lepotason esiin-tymishetkellä ja lopettaa siirron samoin lepotason esiintyessä. Lepotasoa voidaan siten pitää vaihtotasona.
25 Multipleksointipiiri voisi keksinnön piiristä poikkeamatta myös valita kellosignaalin sen toimintatason esiintymishet-kellä ja lopettaa siirron samoin toimintatason esiintyessä sillä edellytyksellä, että lähtösignaali pidetään toimintatasolla siihen asti, kunnes kellosignaalia ei enää 30 siirretä. Vaihtotasona voi siten yhtä hyvin olla myös toimintataso.

Claims (9)

13 105374
1. Kellosignaalien multipleksointipiiri, jota ohjaa ainakin yksi valintasignaali, tunnettu siitä, että vaihtotasona on aina sama näiden kellosignaalien kahdesta tasosta, 5 jolloin piirissä on jokaista kellosignaalia (Hlf H*, Hn) varten viivästysmoduli (1, i, n), joka kehittää viivästetyn kellosignaalin (Da, Dt, Dn), joka saa kyseisen kellosignaalin arvon valintasignaalin (Sx, S1, Sn) ensimmäisessä tilassa ja varattu-signaalin (B, B') puuttuessa, 10 heti kun tämän kellosignaalin vaihtotaso esiintyy, ja katkaisee tämän viivästetyn kellosignaalin, kun valintasignaali on toisessa tilassa, heti kun tämän kellosignaalin vaihtotaso esiintyy, ohjausvälineet (20), jotka kehittävät varattu-signaalin (B, B'), heti kun viivästysmoduli kehit-15 tää viivästetyn kellosignaalin, ja välineet, jotka antavat lähtösignaalina (HS) valitun viivästysmodulin antaman viivästetyn kellosignaalin (Dx, OL, Dn).
2. Patenttivaatimuksen 1 mukainen kellosignaalin multipleksointipiiri, tunnettu siitä, että jokaiseen kellosig- 20 naaliin (Hl( H*, Hn) liittyy valintasignaali (S^ Sj, Sn).
3. Patenttivaatimuksen 1 tai 2 mukainen kellosignaalien multipleksointipiiri, tunnettu siitä, että jokainen • viivästysmoduli antaa toimintasignaalin (Qx, Qir Qn) saman aikaisesti kuin se antaa viivästetyn kellosignaalin (Dlf Dif 25 Dn), ohjausvälineiden kehittäessä varattu-signaalin (B, B'), jos toimintasignaali on olemassa.
4. Jonkin edellä olevan patenttivaatimuksen mukainen kellosignaalien multipleksointipiiri, tunnettu siitä, että vaihtotasona on alempi taso, jokainen viivästysmoduli (1, 30 i, n) sisältää D-kiikun (21lf 21it 21n), joka kehittää samanaikaisesti loogisessa ykköstilassa olevan toimintasignaalin (Q:, Qif Qn) ja viivästetyn kellosignaalin, joka on toimintasignaalin (Qlf Qi, Qn) ja kellosignaalin (Hx, ΗΑ, Hn) 14 105374 looginen tulo, jolloin kiikun kellotulo (Ckx, Ckx, Ckn) vastaanottaa kellosignaalin komplementin ja kiikun datatulo vastaanottaa ohjaussignaalin (Clf Cir Cn), jonka taso on ykkönen, jos valintasignaali (Sj, St, Sn) on olemassa ja 5 toimintasignaali tai varattu-signaalin komplementti ovat ykköstasolla.
5. Edellisen patenttivaatimuksen mukainen kellosignaalien multipleksointilaite, tunnettu siitä, että ohjausvälineet (20) sisältävät TAI-portin, joka vastaanottaa kaikki 10 toimintasignaalit (Ql, Qt, Qn) varattu-signaalin (B) muodostamiseksi.
6. Patenttivaatimuksen 4 tai 5 mukainen kellosignaalien multipleksointipiiri, tunnettu siitä, että jokainen viivästysmoduli (i) sisältää JA-portin (24*), joka vas- 15 taanottaa valintasignaalin (S*) ja sallintasignaalin (V*) ohjaussignaalin (C*) muodostamiseksi, ja lisäksi TAI-portin (25*), joka vastaanottaa toimintasignaalin (Q*) ja varattu-signaalin (B) komplementin tämän sallintasignaalin muodostamiseksi .
7. Jonkin patenttivaatimuksista 1-3 mukainen kellosig naalien multipleksointipiiri, tunnettu siitä, että vaih-totasona on ylempi taso, jokainen viivästysmoduli (1, i, n) : sisältää D-kiikun (31*, 31*, 31n), joka kehittää samanaikai sesti loogisessa nollatilassa olevan toimintasignaalin (Q' a,
25 Q' *, Q'n) ja viivästetyn kellosignaalin (D’*, D'*, D'n), joka on kellosignaalin (Hx, H*, Hn) ja toimintasignaalin looginen summa, jolloin kiikun kellotulo (Ck'*, Ck'*, Ck'n) vastaanottaa kellosignaalin, kiikun data-tulo vastaanottaa ohjaussignaalin (C'j, C'i( C'n), jonka taso on ykkönen, jos 30 valintasignaali (S*, S*, Sn) on nolla tai jos toimintasignaali ja varattu-signaali (B') ovat ykkösiä.
8. Edellisen patenttivaatimuksen mukainen kellosignaalien multipleksointipiiri, tunnettu siitä, että ohjausvä- 15 105374 lineet (20) sisältävät JA-EI-portin, joka vastaanottaa kaikki toimintasignaalit (Q*Q'it Q'n) varattu-signaalin (B') kehittämiseksi.
9. Patenttivaatimuksen 7 tai 8 mukainen kellosignaalien 5 multipleksointipiiri, tunnettu siitä, että viivästys-moduli (i) sisältää JA-EI-portin (34^, joka vastaanottaa valintasignaalin (St) ja sallintasignaalin (VJ ohjaussignaalin (C'i) kehittämiseksi, ja lisäksi toisen JA-EI-portin (35A), joka vastaanottaa toimintasignaalin (Q'*) ja varattu-10 signaalin (B') sallintasignaalin kehittämiseksi. 16 105374
FI911815A 1990-04-18 1991-04-15 Kellosignaalien multipleksointipiiri FI105374B (fi)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9004926 1990-04-18
FR9004926A FR2661297B1 (fr) 1990-04-18 1990-04-18 Circuit de multiplexage de signaux d'horloge.

Publications (3)

Publication Number Publication Date
FI911815A0 FI911815A0 (fi) 1991-04-15
FI911815A FI911815A (fi) 1991-10-19
FI105374B true FI105374B (fi) 2000-07-31

Family

ID=9395837

Family Applications (1)

Application Number Title Priority Date Filing Date
FI911815A FI105374B (fi) 1990-04-18 1991-04-15 Kellosignaalien multipleksointipiiri

Country Status (12)

Country Link
US (1) US5321728A (fi)
EP (1) EP0452878B1 (fi)
AT (1) ATE116775T1 (fi)
AU (1) AU645301B2 (fi)
CA (1) CA2040650C (fi)
DE (1) DE69106422T2 (fi)
DK (1) DK0452878T3 (fi)
ES (1) ES2068418T3 (fi)
FI (1) FI105374B (fi)
FR (1) FR2661297B1 (fi)
GR (1) GR3015474T3 (fi)
NO (1) NO302390B1 (fi)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0533992A1 (de) * 1991-09-27 1993-03-31 Siemens Nixdorf Informationssysteme Aktiengesellschaft Verfahren und Schaltungsanordnung zum Bewerkstelligen synchroner Datentransfers
DE69225592T2 (de) * 1992-09-18 1998-09-10 Alsthom Cge Alcatel System zur Wiederherstellung der Zellenreihenfolge für ein Telekommunikationsnetzwerk
EP0634849A1 (en) * 1993-07-13 1995-01-18 ALCATEL BELL Naamloze Vennootschap Signal selection device
JPH0795677A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd シェルフ間の同期用情報と同期クロックの受渡し方法
US5475322A (en) * 1993-10-12 1995-12-12 Wang Laboratories, Inc. Clock frequency multiplying and squaring circuit and method
EP0806007B1 (en) * 1995-11-27 2002-02-20 Koninklijke Philips Electronics N.V. A parametrizable control module comprising first and second loadables counters, an electronic circuit comprising a plurality of such parametrized control modules, and a method for synthesizing such circuit
US6178186B1 (en) * 1998-03-27 2001-01-23 Motorola, Inc. Fractional decimator with linear interpolation and method thereof
PL200428B1 (pl) * 2000-03-06 2009-01-30 Ineos Europe Ltd Sposób ograniczania/zahamowania zjawiska przywierania lub aglomeracji podczas przemiany między dwoma różnymi produktami polimerowymi
TWI256539B (en) * 2004-11-09 2006-06-11 Realtek Semiconductor Corp Apparatus and method for generating a clock signal
US9686762B2 (en) * 2011-03-30 2017-06-20 Tejas Networks Ltd Method and system for multiplexing low frequency clocks to reduce interface count

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4538272A (en) * 1983-12-22 1985-08-27 Gte Automatic Electric Incorporated Prioritized clock selection circuit
FR2577087B1 (fr) * 1985-02-07 1987-03-06 Thomson Csf Mat Tel Dispositif de distribution d'horloge tripliquee, chaque signal d'horloge comportant un signal de synchronisation
GB8615399D0 (en) * 1986-06-24 1986-07-30 Int Computers Ltd Switching circuit
US4839907A (en) * 1988-02-26 1989-06-13 American Telephone And Telegraph Company, At&T Bell Laboratories Clock skew correction arrangement
US4899351A (en) * 1988-07-18 1990-02-06 Western Digital Corporation Transient free clock switch logic

Also Published As

Publication number Publication date
AU7503091A (en) 1991-10-24
NO911479D0 (no) 1991-04-16
DE69106422T2 (de) 1995-05-04
CA2040650C (fr) 1995-07-04
FI911815A0 (fi) 1991-04-15
AU645301B2 (en) 1994-01-13
DK0452878T3 (da) 1995-05-29
GR3015474T3 (en) 1995-06-30
ATE116775T1 (de) 1995-01-15
EP0452878A1 (fr) 1991-10-23
FI911815A (fi) 1991-10-19
US5321728A (en) 1994-06-14
NO302390B1 (no) 1998-02-23
FR2661297A1 (fr) 1991-10-25
FR2661297B1 (fr) 1993-02-12
DE69106422D1 (de) 1995-02-16
EP0452878B1 (fr) 1995-01-04
NO911479L (no) 1991-10-21
ES2068418T3 (es) 1995-04-16

Similar Documents

Publication Publication Date Title
FI105374B (fi) Kellosignaalien multipleksointipiiri
US5486783A (en) Method and apparatus for providing clock de-skewing on an integrated circuit board
KR970006395B1 (ko) 싱크로나이저 장치 및 그 방법
FI88837B (fi) Frekvensdividering med udda tal och decimaltal
EP0831588A2 (en) Method for synchronizing signals and structures therefor
US8674736B2 (en) Clock synchronization circuit
JPS6161404B2 (fi)
FI88567C (fi) En generell synkronisk 2N+1 -divisor
JP2963020B2 (ja) 高速データ伝送におけるデジタルデータリタイミング装置
EP1884057B1 (en) Data edge-to-clock edge phase detector for high speed circuits
US5103185A (en) Clock jitter suppressing circuit
GB2204467A (en) Method and apparatus for generating a data recovery window
US4698826A (en) Clock repeater for triplicated clock distributor
KR19980078161A (ko) 반도체 메모리 소자의 딜레이 루프 럭크 회로
KR880000676B1 (ko) 입력신호와 발진기의 출력신호의 위상을 동기화시키는 방법 및 장치
US4818894A (en) Method and apparatus for obtaining high frequency resolution of a low frequency signal
US4975594A (en) Frequency detector circuit
US7133483B1 (en) Apparatus and method for a jitter cancellation circuit
US6150861A (en) Flip-flop
JP5378765B2 (ja) データ転送システム
US4327442A (en) Clock recovery device
WO2024198645A1 (zh) 一种在数据链路中提供时钟信号的方法及装置
KR960000541B1 (ko) 폰(pon) 구조를 갖는 광가입자에 대한 데이터 전송을 위한 비트 동기 회로
US6898211B1 (en) Scheme for maintaining synchronization in an inherently asynchronous system
KR101467417B1 (ko) 디지털 동기 회로