ES3041010T3

ES3041010T3 - Control circuit of npc-type three-level converter, npc-type three-level converter and wind power generator set

Info

Publication number: ES3041010T3
Application number: ES20921640T
Authority: ES
Inventors: Songge Fu; Meng Wang
Original assignee: Beijing Goldwind Science and Creation Windpower Equipment Co Ltd
Current assignee: Beijing Goldwind Science and Creation Windpower Equipment Co Ltd
Priority date: 2020-02-28
Filing date: 2020-09-10
Publication date: 2025-11-06
Anticipated expiration: 2040-09-10
Also published as: CN113328647B; CN113328647A; US20230142038A1; EP4099557B1; BR112022016973A2; CA3169262A1; ZA202210122B; CL2022002332A1; AU2020431790B2; US11722071B2; WO2021169244A1; AU2020431790A1; EP4099557C0; EP4099557A4; EP4099557A1

Abstract

Un circuito de control de un convertidor trifásico tipo NPC, un convertidor trifásico tipo NPC y un grupo electrógeno eólico. El circuito de control, correspondiente a cada fase del brazo del puente, comprende: un circuito de control de tiempo de apagado (10) y un circuito de control de temporización (20). El circuito de control de tiempo de apagado (10) se utiliza para reservar una duración preestablecida para el apagado de varios dispositivos IGBT de la fase correspondiente del brazo del puente. El circuito de control de temporización (20) comprende un primer subcircuito (201) y un segundo subcircuito (202). Cada uno de los subcircuitos (201) y (202) comprende un primer circuito de retardo fijo (1000), un segundo circuito de retardo fijo (2000), un primer circuito de puerta AND (3000) y un primer circuito de puerta OR (4000). La salida del circuito de control de temporización (20) está conectada a las puertas de los dispositivos IGBT. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN

Circuito de control de convertidor de tres niveles de tipo NPC, convertidor de tres niveles de tipo NPC y conjunto de generador de energía eólica

Campo

La presente divulgación se refiere de manera general al campo técnico de los convertidores, y, más particularmente, a un circuito de control para un convertidor de tres niveles de tipo NPC, a un convertidor de tres niveles de tipo NPC y a una turbina eólica.

Antecedentes

Dado que la topología de tres niveles de tipo NPC (fijación a punto neutro) puede usar un dispositivo de transistor bipolar de puerta aislada IGBT(Insulated Gate Bipolar Transistor)con una baja tensión de bloqueo para mejorar una tensión de bus de CC, aumentando de ese modo una tensión de salida de CA y expandiendo un nivel de potencia de sistema, la topología de tres niveles de tipo NPC se ha usado ampliamente en convertidores de energía eólica. La figura 1 muestra un diagrama esquemático de una topología de circuito de tres niveles de tipo NPC, en la que, en el lado de CC, dos conjuntos de condensadores de Cc , C1 y C2, están conectados en serie para formar tres potenciales de CC+, NP y CC-; cuatro dispositivos de IGBT, T1, T2, T3 y T4, así como sus diodos de retorno, están conectados en serie entre el potencial de CC+ y el potencial de CC-, y el punto central de los dispositivos de IGBT conectados en serie, concretamente el punto CA entre T2 y T3 en la figura 1, es un terminal de salida de CA; el potencial de NP está conectado a un punto (es decir, el punto A en la figura 1) entre T1 y T2 a través de un diodo D5, y conectado a un punto (es decir, el punto B en la figura 1) entre T3 y T4 a través de un diodo D6. Cuando se enciende T2, el potencial en el punto A se fija al potencial de NP a través del D5; cuando se enciende T3, el potencial en el punto B se fija al potencial de NP a través del D6. Por tanto, la topología de tipo NPC también se denomina topología de fijación por diodos.

La topología de tipo NPC tiene estrictos requisitos de sincronismo de lógica de PWM. Por ejemplo, cuando el terminal de salida de CA se fija al potencial de CC- mediante otro brazo de puente de fase, T1 y T2 comparten una tensión de bus total de CC desde el potencial de CC+ hasta el potencial de CC-. En este caso, si T1 se enciende antes que T2, el potencial en el punto A se fijará al potencial de CC+, y T2 cargará con la tensión de bus total, dando como resultado el fallo de T2, dado que generalmente la tensión de bloqueo de T2 es ligeramente superior a la mitad de la tensión de bus de CC pero menor que la tensión de bus total de CC. Si T1 y T2 se encienden simultáneamente, debido a la incertidumbre de la distribución de tensión en el momento de encendido, T2 también puede tener una posibilidad de fallo dado que D2 puede cargar con una tensión más allá de la capacidad de bloqueo. Si T2 se enciende antes que T1, entonces el potencial en el punto A se fijará de manera forzada al potencial de NP mediante D5, y T1 sólo necesita cargar con la mitad de la tensión de bus de CC desde el potencial de CC+ hasta el potencial de NP. De manera correspondiente, en el procedimiento de apagado, si T2 se apaga antes que T1, T2 presentará un fallo debido a cargar con la tensión de bus total de CC. Si T2 y T1 se apagan simultáneamente, debido a la incertidumbre de la distribución de tensión, T2 también puede tener una posibilidad de fallo dado que D2 puede cargar con una tensión más allá de la capacidad de bloqueo. Si T1 se apaga antes que T2, el potencial en el punto A se fijará de manera forzada al potencial de NP mediante D5, y T2 sólo necesita cargar con la mitad de la tensión de bus de CC desde el potencial de NP hasta el potencial de CC-. Los requisitos de sincronismo de encendido-apagado de T3 y T4 son los mismos que los de T1 y T2, y, en cualquier momento, incluyendo control de pulso de PWM normal, forma de onda de PWM anómala, y tiempo de desconexión para protección frente a fallos, se necesita cumplir los requisitos de sincronismo de encendido-apagado anteriores, de lo contrario provocará daños a los dispositivos de IGBT y afectará a todo el circuito.

En la tecnología convencional, habitualmente se usa software para evitar un sincronismo erróneo de pulsos de PWM para controlar dispositivos de IGBT, de modo que el sincronismo de encendido-apagado de los dispositivos de IGBT pueda cumplir con los requisitos de sincronismo de encendido-apagado anteriores. Sin embargo, por un lado, no puede garantizarse la fiabilidad del software, y por otro lado, el uso de software también desperdiciará recursos de sistema. Por ejemplo, es necesario determinar mediante software si el pulso es correcto o no en cada ciclo de pulso, lo cual desperdiciará mucho tiempo en la evaluación y comparación y tiempo en la ejecución del software.

En la publicación de EP n.° EP 3331142 A1, se proporciona un método de control de modulación de anchura de pulso, PWM, para un circuito de inversión de cinco niveles. El circuito de inversión de cinco niveles incluye un primer condensador, un segundo condensador, un tercer condensador y de una primera a un octava ramificaciones de conmutación. En este método de control de PWM, la lógica de control se establece para permitir encender la primera y cuarta ramificaciones de conmutación de una manera complementaria, encender la segunda y quinta ramificaciones de conmutación de una manera complementaria, encender la tercera y sexta ramificaciones de conmutación de una manera complementaria, y encender la séptima y octava ramificaciones de conmutación de una manera complementaria, y permitir encender la primera y segunda ramificaciones de conmutación de una manera entrelazada, y encender la sexta y quinta ramificaciones de conmutación de una manera entrelazada.

En la publicación estadounidense n.° 2013/155551 A1, se proporciona un sistema de detección, identificación y protección frente a fallos para una pata de fase de un convertidor de potencia de fijación a punto neutro (NPC) de tres niveles. El sistema incluye: un circuito de detección de fallos configurado para determinar, basándose en señales recibidas a partir de los dos conmutadores internos y dos conmutadores externos a través de sus controladores de puerta respectivos, la presencia de un fallo en la pata de fase; un circuito de identificación de fallos, estando el circuito de identificación de fallos configurado para determinar, basándose en señales procedentes del circuito de detección de fallos, una ubicación del fallo en la pata de fase; y un circuito de protección configurado para apagar al menos uno de los conmutadores internos o conmutadores externos en respuesta a la identificación de la ubicación del fallo por el circuito de identificación de fallos.

En la publicación de CN n.° CN 103051227 A, se proporciona un método de modulación de un inversor fotovoltaico de múltiples niveles, de fijación a punto neutro, de fuente Z, de tres fases. El método incluye: obtener señales de tensión de línea a través de modulación inicial de ondas y multiplicación por un coeficiente respectivamente; obtener a una señal de secuencia cero a través de una unidad de cálculo de señales de secuencia cero; añadir la señal de secuencia cero para obtener ondas de modulación finales, y comparar las ondas de modulación con una onda portadora para obtener señales lógicas; comparar la onda portadora con VH y VL para obtener una señal de conexión pasante; y hacer que las señales lógicas y las señales de conexión pasante pasen a través de un circuito lógico para obtener una señal de conmutación.

En la publicación estadounidense n.° US 2004/104701 A1, se proporciona un dispositivo de protección frente a interferencias para un elemento móvil. Cuando se detecta una corriente anómala debido a interferencias a través del la corriente de motor (ID), la corriente de motor (ID) realiza una operación en la que se repiten una operación de encendido/apagado y una operación de encendido continuo, de modo que se restringe un aumento de la corriente de motor (iD). En este momento, la determinación de interferencias se realiza basándose en la operación de encendido/apagado y la operación de encendido continuo. Cuando se determinan las interferencias, se detiene la corriente de motor (iD), y se invierte el motor.

En la publicación de KR n.° KR 20040052356 A, se proporciona un aparato para controlar la secuencia de potencia de un dispositivo de visualización de cristal líquido. La PWM retarda la tensión de accionamiento de entrada por un periodo predeterminado, genera la señal de PWM mediante modulación de anchura de pulso de la tensión de accionamiento de entrada o la tensión de accionamiento de entrada retardada y emite la señal de PWM tras haber transcurrido un periodo predeterminado. La primera bomba de carga genera una baja tensión de puerta como tensión de apagado de un transistor de película delgada incorporado en el dispositivo de visualización de cristal líquido. La segunda bomba de carga genera una alta tensión de puerta como tensión de encendido del transistor de película delgada mediante retardo a un periodo predeterminado.

Sumario

La invención se expone en el conjunto adjunto de reivindicaciones. En realizaciones a modo de ejemplo de la presente divulgación se proporcionan un circuito de control para un convertidor de tres niveles de tipo NPC, un convertidor de tres niveles de tipo NPC, y una turbina eólica, para resolver los problemas tales como baja fiabilidad y desperdicio de recursos de sistema del método software existente para pulsos de PWM para controlar dispositivos de IGBT.

Según una realización a modo de ejemplo de la presente divulgación, se proporciona un circuito de control para un convertidor de tres niveles de tipo NPC. Cada brazo de puente de fase del convertidor de tres niveles de tipo NPC incluye múltiples dispositivos de IGBT. Para cada brazo de puente de fase, un circuito de control correspondiente al brazo de puente de fase incluye un circuito de control de tiempo de apagado y un circuito de control de sincronismo. El circuito de control de tiempo de apagado está configurado para reservar un periodo de tiempo preestablecido para el apagado de múltiples dispositivos de IGBT de un brazo de puente de fase correspondiente. Un terminal de entrada del circuito de control de tiempo de apagado está configurado para recibir una señal de PWM para controlar los múltiples dispositivos de IGBT.

El circuito de control de sincronismo incluye un primer circuito secundario y un segundo circuito secundario. Cada uno del primer circuito secundario y el segundo circuito secundario incluye: un primer circuito de retardo fijo, un segundo circuito de retardo fijo, un primer circuito de puerta AND, y un primer circuito de OR. En cada circuito secundario, un primer terminal de entrada del primer circuito de puerta AND está conectado a uno de terminales de salida del circuito de control de tiempo de apagado a través del primer circuito de retardo fijo, y un segundo terminal de entrada del primer circuito de puerta AND está conectado a uno de los terminales de salida del circuito de control de tiempo de apagado, un terminal de salida del primer circuito de puerta AND está conectado a un primer terminal de entrada del primer circuito de puerta OR a través del segundo circuito de retardo fijo, y un segundo terminal de entrada del primer circuito de puerta OR está conectado a uno de terminales de salida del circuito de control de tiempo de apagado. Los terminales de salida del circuito de control de sincronismo están respectivamente conectados a terminales de puerta de los múltiples dispositivos de IGBT. El terminal de salida del primer circuito de puerta AND y un terminal de salida del primer circuito de puerta OR en cada circuito secundario sirven como terminales de salida del circuito de control de sincronismo, respectivamente.

Según otra realización a modo de ejemplo de la presente divulgación, se proporciona un convertidor de tres niveles de tipo NPC. El convertidor de tres niveles de tipo NPC incluye M brazos de puente de fase y M circuitos de control tal como se describió anteriormente. Los M brazos de puente de fase están en correspondencia de uno a uno con los M circuitos de control. Para cada brazo de puente de fase, el circuito de control correspondiente al brazo de puente de fase se usa para controlar el encendido y apagado de dispositivos de IGBT en el brazo de puente de fase. M es una cantidad de fases de CA.

Según aún otra realización a modo de ejemplo de la presente divulgación, se proporciona una turbina eólica. La turbina eólica incluye el convertidor de tres niveles de tipo NPC tal como se describió anteriormente.

Según el circuito de control para el convertidor de tres niveles de tipo NPC, el convertidor de tres niveles de tipo NPC, y la turbina eólica proporcionados en las realizaciones a modo de ejemplo de la presente divulgación, es posible realizar un control eficaz y fiable de lógica de encendido-apagado y sincronismo de los IGBT en el brazo de puente de fase a través de un circuito de hardware con alta fiabilidad, para proteger todo el bucle del sistema de convertidor de tres niveles de tipo NPC sin desperdiciar recursos de sistema.

Aspectos y/o ventajas adicionales de la presente divulgación se expondrán en parte en la siguiente descripción, y en parte resultarán evidentes a partir de la descripción, o pueden aprenderse mediante implementación de la presente divulgación.

Breve descripción de los dibujos

Los objetivos y características anteriores y otros de realizaciones a modo de ejemplo de la presente divulgación quedarán más claros a partir de la siguiente descripción realizada junto con los dibujos adjuntos que ilustran a modo de ejemplo realizaciones, en los que:

la figura 1 muestra un diagrama esquemático de una topología de circuito de tres niveles de tipo NPC;

la figura 2 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según una realización a modo de ejemplo;

la figura 3 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según una realización a modo de ejemplo de la presente divulgación;

la figura 4 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según otra realización a modo de ejemplo de la presente divulgación;

la figura 5 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según otra realización a modo de ejemplo de la presente divulgación;

la figura 6 muestra un diagrama esquemático de un circuito de retardo de flanco de subida según una realización a modo de ejemplo de la presente divulgación; y

la figura 7 muestra un diagrama esquemático de un circuito de retardo fijo según una realización a modo de ejemplo de la presente divulgación.

El objeto de la reivindicación 1 se refleja mediante los diagramas esquemáticos de los circuitos de control mostrados en las figuras 3-5. Las demás figuras demuestran ejemplos y detalles de implementación adicionales.

Descripción detallada

Ahora se hará referencia en detalle a realizaciones de la presente divulgación, ejemplos de las cuales se ilustran en los dibujos adjuntos. Un mismo número de referencia siempre se refiere a una misma parte. Las realizaciones se describen a continuación junto con las figuras, con el fin de explicar la presente divulgación.

La figura 2 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según una realización a modo de ejemplo. En este caso, cada brazo de puente de fase del convertidor de tres niveles de tipo NPC incluye múltiples dispositivos de IGBT.

Como ejemplo, el convertidor de tres niveles de tipo NPC puede incluir M brazos de puente de fase, en el que M es una cantidad de fases de CA correspondientes al convertidor de tres niveles de tipo NPC. Los M brazos de puente de fase tienen una correspondencia de uno a uno con fases de CA respectivas (por ejemplo, fase A, fase B y fase C de la corriente alterna de tres fases).

Como ejemplo, el convertidor de tres niveles de tipo NPC puede ser un convertidor de energía eólica.

Cada circuito de control se usa para controlar una lógica de encendido-apagado y sincronismo de todos los dispositivos de IGBT en un brazo de puente de fase correspondiente. Específicamente, los circuitos de control tienen una correspondencia de uno a uno con los brazos de puente de fase. Cada circuito de control recibe, a partir de un ordenador anfitrión, una señal de PWM para controlar los dispositivos de IGBT, procesa la señal de PWM recibida y emite la señal de PWM procesada a terminales de puerta de múltiples dispositivos de IGBT en el brazo de puente de fase correspondiente, para controlar la lógica de encendido-apagado y el sincronismo de los dispositivos de IGBT en el brazo de puente de fase correspondiente y evitar el fallo del bucle.

Tal como se muestra en la figura 2, para cada brazo de puente de fase, el circuito de control correspondiente al brazo de puente de fase incluye un circuito de control de tiempo de apagado 10 y un circuito de control de sincronismo 20.

Específicamente, el circuito de control de tiempo de apagado 10 se usa para reservar un periodo de tiempo preestablecido para el apagado de múltiples dispositivos de IGBT de un brazo de puente de fase correspondiente.

Un terminal de entrada del circuito de control de tiempo de apagado 10 recibe una señal de PWM para controlar los múltiples dispositivos de IGBT, y un terminal de salida del circuito de control de tiempo de apagado 10 emite la señal de PWM procesada al circuito de control de sincronismo 20. En la presente divulgación, se considera que el apagado de un dispositivo de IGBT tiene un procedimiento transitorio, es decir, el dispositivo de IGBT necesita un determinado periodo de tiempo para entrar en el estado completamente apagado desde el estado encendido. Por tanto, el circuito de control de tiempo de apagado 10 se proporciona para evitar la posible influencia del tiempo de apagado de los dispositivos de IGBT sobre el sincronismo de encendido-apagado, garantizando de ese modo la sincronización de la capa de control y la capa de ejecución.

Como ejemplo, el circuito de control de tiempo de apagado 10 puede recibir, a partir del ordenador anfitrión, una señal de<p>W<m>para controlar todos los múltiples dispositivos de IGBT, o puede recibir únicamente una señal de PWM para controlar parte de los múltiples dispositivos de IGBT, y generar una señal de PWM para controlar otra parte de los múltiples dispositivos de IGBT basándose en la señal de PWM recibida.

El circuito de control de sincronismo 20 está configurado para procesar la señal de PWM recibida a partir del circuito de control de tiempo de apagado 10, y emitir la señal de PWM procesada a los terminales de puerta de los múltiples dispositivos de IGBT. La señal de PWM procesada puede controlar el sincronismo de encendido-apagado de los múltiples dispositivos de IGBT para cumplir ciertos requisitos.

El circuito de control de sincronismo 20 incluye un primer circuito secundario 201 y un segundo circuito secundario 202. Cada uno del primer circuito secundario 201 y el segundo circuito secundario 202 incluye: un primer circuito de retardo fijo 1000, un segundo circuito de retardo fijo 2000, un primer circuito de puerta AND 3000, y un primer circuito de puerta OR 4000. Es decir, el primer circuito secundario 201 incluye: un primer circuito de retardo fijo 1000-1, un segundo circuito de retardo fijo 2000-1, un primer circuito de puerta AND 3000-1, y un primer circuito de puerta OR 4000-1; el segundo circuito secundario 202 incluye: un primer circuito de retardo fijo 1000-2, un segundo circuito de retardo fijo 2000-2, un primer circuito de puerta AND 3000-2, y un primer circuito de puerta OR 4000-2.

Específicamente, para cada circuito secundario, un primer terminal de entrada del primer circuito de puerta AND 3000 está conectado a uno de terminales de salida del circuito de control de tiempo de apagado 10 a través del primer circuito de retardo fijo 1000, y un segundo terminal de entrada del primer circuito de puerta AND 3000 está conectado a uno de los terminales de salida del circuito de control de tiempo de apagado 10, un terminal de salida del primer circuito de puerta AND 3000 está conectado a un primer terminal de entrada del primer circuito de puerta OR 4000 a través del segundo circuito de retardo fijo 2000, y un segundo terminal de entrada del primer circuito de puerta OR 4000 está conectado a uno de los terminales de salida del circuito de control de tiempo de apagado 10.

Terminales de salida del circuito de control de sincronismo 20 están respectivamente conectados a los terminales de puerta de los múltiples dispositivos de IGBT. Para cada uno del primer circuito secundario 201 y el segundo circuito secundario 202, el terminal de salida del primer circuito de puerta AND 3000 y un terminal de salida del primer circuito de puerta OR 4000 sirven como terminales de salida del circuito de control de sincronismo 20, respectivamente.

La figura 3 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según una realización a modo de ejemplo de la presente divulgación.

Tal como se muestra en la figura 3, cada uno del primer circuito secundario 201 y el segundo circuito secundario 202 incluye además un circuito de puerta NAND 5000 y un segundo circuito de puerta AND 6000. Es decir, el primer circuito secundario 201 incluye además: un circuito de puerta NAND 5000-1 y un segundo circuito de puerta AND 6000-1; el segundo circuito secundario 202 incluye además: un circuito de puerta NAND 5000-2 y un segundo circuito de puerta AND 6000-2.

Específicamente, en cada circuito secundario, tres terminales de entrada del circuito de puerta NAND 5000 están respectivamente conectados a los tres terminales de salida del circuito de control de tiempo de apagado 10, y un terminal de entrada del primer circuito de retardo fijo 1000 está conectado a uno de los terminales de salida del circuito de control de tiempo de apagado 10, un terminal de salida del circuito de puerta NAND 5000 y un terminal de salida del primer circuito de retardo fijo 1000 están respectivamente conectados a dos terminales de entrada del segundo circuito de puerta AND 6000, y un terminal de salida del segundo circuito de puerta AND 6000 está conectado a uno de los terminales de entrada del primer circuito de puerta AND 3000. Según la realización a modo de ejemplo de la presente divulgación, el circuito de puerta NAND 5000 y el segundo circuito de puerta AND 6000 se proporcionan en el circuito de control de sincronismo 20, lo cual evita eficazmente un cortocircuito formado en el brazo de puente.

La figura 4 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según otra realización a modo de ejemplo de la presente divulgación.

Tal como se muestra en la figura 4, el circuito de control de tiempo de apagado 10 puede incluir: un primer circuito de retardo de flanco de subida 101, un segundo circuito de retardo de flanco de subida 102, un tercer circuito de retardo de flanco de subida 103, y un cuarto circuito de retardo de flanco de subida 104. Terminales de salida del primer circuito de retardo de flanco de subida 101, el segundo circuito de retardo de flanco de subida 102, el tercer circuito de retardo de flanco de subida 103 y el cuarto circuito de retardo de flanco de subida 104 sirven como terminales de salida del circuito de control de tiempo de apagado 10.

Específicamente, los terminales de salida del primer circuito de retardo de flanco de subida 101, el segundo circuito de retardo de flanco de subida 102 y el tercer circuito de retardo de flanco de subida 103 están respectivamente conectados a tres terminales de entrada del circuito de puerta NAND 5000-1 en el primer circuito secundario 201. El terminal de salida del primer circuito de retardo de flanco de subida 101 también está conectado a uno de terminales de entrada del primer circuito de puerta AND 3000-1 en el primer circuito secundario 201. El terminal de salida del segundo circuito de retardo de flanco de subida 102 también está conectado al terminal de entrada del primer circuito de retardo fijo 1000-1 en el primer circuito secundario 201 y uno de terminales de entrada del primer circuito de puerta OR 4000-1 en el primer circuito secundario 201.

Los terminales de salida del segundo circuito de retardo de flanco de subida 102, el tercer circuito de retardo de flanco de subida 103 y el cuarto circuito de retardo de flanco de subida 104 están respectivamente conectados a tres terminales de entrada del circuito de puerta NAND 5000-2 en el segundo circuito secundario 202. El terminal de salida del cuarto circuito de retardo de flanco de subida 104 también está conectado a uno de terminales de entrada del primer circuito de puerta AND 3000-2 en el segundo circuito secundario 202. El terminal de salida del tercer circuito de retardo de flanco de subida 103 también está conectado al terminal de entrada del primer circuito de retardo fijo 1000-2 en el segundo circuito secundario 202 y uno de terminales de entrada del primer circuito de puerta OR 4000-2 en el segundo circuito secundario 202.

Como ejemplo, cada brazo de puente de fase puede incluir N brazos de puente cada uno con una misma estructura. Cada brazo de puente incluye un primer dispositivo de IGBT, un segundo dispositivo de IGBT, un tercer dispositivo de IGBT y un cuarto dispositivo de IGBT (por ejemplo, T1, T2, T3 y T4 mostrados en la figura 1). Para cada brazo de puente, el polo positivo de CC del brazo de puente está conectado al polo negativo del brazo de puente secuencialmente a través del primer dispositivo de IGBT, el segundo dispositivo de IGBT, el tercer dispositivo de IGBT y el cuarto dispositivo de IGBT incluidos en el brazo de puente. N es un número entero mayor de 0.

Además, como ejemplo, la señal de PWM recibida por el terminal de entrada del primer circuito de retardo de flanco de subida 101 se usa para controlar el primer dispositivo de IGBT, y la señal de PWM recibida por el terminal de entrada del segundo circuito de retardo de flanco de subida 102 se usa para controlar el segundo dispositivo de IGBT, la señal de PWM recibida por el terminal de entrada del tercer circuito de retardo de flanco de subida 103 se usa para controlar el tercer dispositivo de IGBT, y la señal de PWM recibida por el terminal de entrada del cuarto circuito de retardo de flanco de subida 104 se usa para controlar el cuarto dispositivo de IGBT. El terminal de salida del primer circuito de puerta AND 3000-1 en el circuito secundario 201 está conectado a terminales de puerta de N primeros dispositivos de IGBT del brazo de puente de fase correspondiente. El terminal de salida del primer circuito de puerta OR 4000-1 en el primer circuito secundario 201 está conectado a terminales de puerta de N segundos dispositivos de IGBT del brazo de puente de fase correspondiente. El terminal de salida del primer circuito de puerta OR 4000-2 en el segundo circuito secundario 202 está conectado a terminales de puerta de N terceros dispositivos de IGBT del brazo de puente de fase correspondiente. El terminal de salida del primer circuito de puerta AND 3000-2 en el segundo circuito secundario 202 está conectado a terminales de puerta de N cuartos dispositivos de IGBT del brazo de puente de fase correspondiente.

Dicho de otro modo, los terminales de puerta de los primeros dispositivos de IGBT de brazos de puente respectivos en el brazo de puente de fase correspondiente están todos conectados a un primer terminal de salida del circuito de control de sincronismo 20; los terminales de puerta de los segundos dispositivos de IGBT de brazos de puente respectivos en el brazo de puente de fase correspondiente están todos conectados a un segundo terminal de salida del circuito de control de sincronismo 20; los terminales de puerta de los terceros dispositivos de IGBT de brazos de puente respectivos en el brazo de puente de fase correspondiente están conectados a un tercer terminal de salida del circuito de control de sincronismo 20; los terminales de puerta de los cuatro dispositivos de IGBT de brazos de puente respectivos en el brazo de puente de fase correspondiente están todos conectados a un cuarto terminal de salida del circuito de control de sincronismo 20.

Como ejemplo, los terminales de entrada del primer circuito de retardo de flanco de subida 101, el segundo circuito de retardo de flanco de subida 102, el tercer circuito de retardo de flanco de subida 103 y el cuarto circuito de retardo de flanco de subida 104 pueden servir directamente como terminales de entrada del circuito de control de tiempo de apagado 10 y pueden recibir respectivamente señales de PWM para controlar los dispositivos de IGBT correspondientes a partir del ordenador anfitrión.

La figura 5 muestra un diagrama esquemático de un circuito de control para un convertidor de tres niveles de tipo NPC según otra realización a modo de ejemplo de la presente divulgación.

Tal como se muestra en la figura 5, el circuito de control de tiempo de apagado 10 puede incluir además: un primer inversor 105 y un segundo inversor 106. Un terminal de entrada del primer circuito de retardo de flanco de subida 101 y un terminal de entrada del primer inversor 105 están conectados entre sí, para servir como primer terminal de entrada del circuito de control de tiempo de apagado 10 y recibir la señal de PWM para controlar los primeros dispositivos de IGBT a partir del ordenador anfitrión, es decir, la señal de PWMT1 mostrada en la figura 5. Un terminal de entrada del segundo circuito de retardo de flanco de subida 102 y un terminal de entrada del segundo inversor 106 están conectados entre sí, para servir como segundo terminal de entrada del circuito de control de tiempo de apagado 10 y recibir la señal de PWM para controlar los segundos dispositivos de IGBT a partir del ordenador anfitrión, es decir, la señal de PWMT2 mostrada en la figura 5. Un terminal de salida del primer inversor 105 está conectado al terminal de entrada del tercer circuito de retardo de flanco de subida 103, un terminal de salida del segundo inversor 106 está conectado al terminal de entrada del cuarto circuito de retardo de flanco de subida 104.

Haciendo referencia a la figura 5, la señal de PWMT1 y la señal de PWMT2 pueden generarse por el ordenador anfitrión MCU. El primer circuito de retardo de flanco de subida 101 y el primer inversor 105 reciben la señal de PWMT1, el segundo circuito de retardo de flanco de subida 102 y el segundo inversor 106 reciben la señal de PWMT2, el tercer circuito de retardo de flanco de subida 103 recibe la señal de PWMT3 emitida a partir del primer inversor 105, y el cuarto circuito de retardo de flanco de subida 104 recibe la señal de PWMT4 emitida a partir del segundo inversor 106.

Como ejemplo, el tiempo de retardo del primer circuito de retardo de flanco de subida 101, es decir el primer periodo de tiempo preestablecido reservado para el apagado del primer dispositivo de IGBT, puede establecerse basándose en un tiempo muerto del tercer dispositivo de IGBT. El tiempo de retardo del segundo circuito de retardo de flanco de subida 102, es decir el segundo periodo de tiempo preestablecido reservado para el apagado del segundo dispositivo de IGBT, puede establecerse basándose en un tiempo muerto del cuarto dispositivo de IGBT. El tiempo de retardo del tercer circuito de retardo de flanco de subida 103, es decir el tercer periodo de tiempo preestablecido reservado para el apagado del tercer dispositivo de IGBT, puede establecerse basándose en un tiempo muerto del primer dispositivo de IGBT. El tiempo de retardo del cuarto circuito de retardo de flanco de subida 104, es decir el cuarto periodo de tiempo preestablecido reservado para el apagado del cuarto dispositivo de IGBT, puede establecerse basándose en un tiempo muerto del segundo dispositivo de IGBT.

Por ejemplo, el tiempo muerto de un dispositivo de IGBT puede ser igual al doble del tiempo de retardo de apagado del dispositivo de IGBT menos el tiempo de retardo de encendido (es decir, Tmuerto=2*(Tdapagado-Tdencendido)), y el tiempo muerto puede determinarse generalmente basándose en un resultado de prueba real del IGBT. Por ejemplo, el tiempo de retardo de cada uno de los circuitos de retardo de flanco de subida puede establecerse a 2 us. Debe entenderse que el tiempo de retardo de diferentes circuitos de retardo de flanco de subida puede ser igual o diferente.

El circuito de puerta NAND 5000-1 recibe la señal de PWMT1' emitida por el primer circuito de retardo de flanco de subida 101, la señal de PWMT2' emitida por el segundo circuito de retardo de flanco de subida 102, y la señal de PWMT3' emitida por el tercer circuito de retardo de flanco de subida 103. El primer circuito de retardo fijo 1000-1 recibe la señal de PWMT2' emitida por el segundo circuito de retardo de flanco de subida 102. El segundo circuito de puerta AND 6000-1 recibe señales emitidas por el circuito de puerta NAND 5000-1 y el primer circuito de retardo fijo 1000-1. El primer circuito de puerta AND 3000-1 recibe una señal de activación (es decir, PWMT1 Activación) emitida por el segundo circuito de puerta AND 6000-1 y la señal de PWMT1' emitida por el primer circuito de retardo de flanco de subida 101, y emite la señal de PWMT1” a terminales de puerta de todos los primeros dispositivos de IGBT del brazo de puente de fase correspondiente.

El circuito de puerta NAND 5000-2 recibe la señal de PWMT2' emitida por el segundo circuito de retardo de flanco de subida 102, la señal de PWMT3' emitida por el tercer circuito de retardo de flanco de subida 103, y la señal de PWMT4' emitida por el cuarto circuito de retardo de flanco de subida 104. El primer circuito de retardo fijo 1000-2 recibe la señal de PWMT3' emitida por el tercer circuito de retardo de flanco de subida 103. El segundo circuito de puerta AND 6000-2 recibe señales emitidas por el circuito de puerta NAND 5000-2 y el primer circuito de retardo fijo 1000-2. El primer circuito de puerta AND 3000-2 recibe una señal de activación (es decir, PWMT4 Activación) emitida por el segundo circuito de puerta AND 6000-2 y la señal de PWMT4' emitida por el cuarto circuito de retardo de flanco de subida 104, y emite la señal de PWMT4” a terminales de puerta de todos los cuartos dispositivos de IGBT del brazo de puente de fase correspondiente.

El segundo circuito de retardo fijo 2000-1 recibe la señal de PWMT1” emitida por el primer circuito de puerta AND 3000-1. El primer circuito de puerta OR 4000-1 recibe la señal emitida por el segundo circuito de retardo fijo 2000-1 y la señal de PWMT2' emitida por el segundo circuito de retardo de flanco de subida 102, y emite la señal de PWMT2” a terminales de puerta de todos los segundos dispositivos de IGBT del brazo de puente de fase correspondiente. El segundo circuito de retardo fijo 2000-2 recibe la señal de PWMT4” emitida por el primer circuito de puerta AND 3000-2. El primer circuito de puerta OR 4000-2 recibe la señal emitida por el segundo circuito de retardo fijo 2000-2 y la señal de PWMT3' emitida por el tercer circuito de retardo de flanco de subida 103, y emite la señal de PWMT3” a terminales de puerta de todos los terceros dispositivos de IGBT del brazo de puente de fase correspondiente.

Como ejemplo, el tiempo de retardo fijo del primer circuito de retardo fijo 2000-1, el primer circuito de retardo fijo 2000-2, el segundo circuito de retardo fijo 2000-1 y el segundo circuito de retardo fijo 2000-2 pueden establecerse según se necesite. Por ejemplo, el tiempo de retardo puede establecerse a 500 ns, y debe entenderse que los tiempos de retardo de diferentes circuitos de retardo fijo pueden ser iguales o diferentes.

Haciendo referencia a la figura 5, PWMT3 y PWMT1 presentan fase opuesta debido al primer inversor 105, y PWMT4 y PWMT2 presentan fase opuesta debido al segundo inversor 106. Es decir, puede lograrse enclavamiento de señal a través del primer inversor 105 y el segundo inversor 106.

Según una realización a modo de ejemplo de la presente divulgación, el primer circuito de retardo de flanco de subida 101 y el segundo circuito de retardo de flanco de subida 102 pueden garantizar que los flancos de subida de la señal de PWMT1 y la señal de PWMT2 se retardan un tiempo de retardo establecido (por ejemplo, 2 us), de tal manera que los flancos de subida de la señal de PWMT1 y PWMT2 pueden tener una diferencia de tiempo de 2 us con los flancos de bajada de la señal de PWMT3 y la señal de PWMT4. Por tanto, el tercer dispositivo de IGBT y el cuarto dispositivo de IGBT pueden apagarse de manera fiable debido a esta diferencia de tiempo, para evitar un impacto del procedimiento transitorio cuando el dispositivo de IGBT se apaga en el sincronismo de encendidoapagado.

Según una realización a modo de ejemplo de la presente divulgación, el tercer circuito de retardo de flanco de subida 103 y el cuarto circuito de retardo de flanco de subida 104 pueden garantizar que los flancos de subida de la señal de PWMT3 y la señal de PWMT4 se retardan un tiempo de retardo establecido (por ejemplo, 2 us), de tal manera que los flancos de subida de la señal de PWMT3 y PWMT4 pueden tener una diferencia de tiempo de 2 us con los flancos de bajada de la señal de PWMT1 y la señal de PWMT2. Por tanto, el primer dispositivo de IGBT y el segundo dispositivo de IGBT pueden apagarse de manera fiable debido a esta diferencia de tiempo, para evitar un impacto del procedimiento transitorio cuando el dispositivo de IGBT se apaga en el sincronismo de encendidoapagado.

Si las señales de puerta del primer dispositivo de IGBT, el segundo dispositivo de IGBT y el tercer dispositivo de IGBT están todas a un nivel alto al mismo tiempo, se formará un cortocircuito desde CC+ hasta NP en el brazo de puente, dando como resultado un cortocircuito. Según una realización a modo de ejemplo de la presente divulgación, cuando la señal de PWMT1', la señal de PWMT2' y la señal de PWMT3' están todas al nivel alto al mismo tiempo, la puerta NAND 5000-1 emitirá una señal de nivel bajo, de modo que la señal de activación, PWMT1 Activación, emitida por el segundo circuito de puerta AND 6000-1 es 0, apagando de ese modo de manera forzada el primer dispositivo de IGBT y evitando un cortocircuito.

Si las señales de puerta del segundo dispositivo de IGBT, el tercer dispositivo de IGBT y el cuarto dispositivo de IGBT están todas a un nivel alto al mismo tiempo, se formará un cortocircuito desde NP hasta CC- en el brazo de puente, dando como resultado un cortocircuito. Según una realización a modo de ejemplo de la presente divulgación, cuando la señal de PWMT2', la señal de PWMT3' y la señal de PWMT4' están todas al nivel alto al mismo tiempo, la puerta NAND 5000-2 emitirá una señal de nivel bajo, de modo que la señal de activación, PWMT4 Activación, emitida por el segundo circuito de puerta AND 6000-2 es 0, apagando de ese modo de manera forzada el cuarto dispositivo de IGBT y evitando un cortocircuito.

Según una realización a modo de ejemplo de la presente divulgación, debido al primer circuito de retardo fijo 1000-1, la señal de activación, PWMT1 Activación, siempre será posterior a PWMT2' un periodo de tiempo fijo (por ejemplo, 500 ns), para garantizar que la señal de PWMT1” siempre es posterior a PWMT2” el periodo de tiempo fijo. Por tanto, el primer dispositivo de IGBT no se encenderá cuando el segundo dispositivo de IGBT está apagado, y el primer dispositivo de IGBT y el segundo dispositivo de IGBT no se encenderán simultáneamente.

Según una realización a modo de ejemplo de la presente divulgación, debido al primer circuito de retardo fijo 1000-2, la señal de activación, PWMT4 Activación, siempre será posterior a PWMT3' un periodo de tiempo fijo (por ejemplo, 500 ns), para garantizar que la señal de PWMT4” siempre es posterior a PWMT3” el periodo de tiempo fijo. Por tanto, el cuarto dispositivo de IGBT no se encenderá cuando el tercer dispositivo de IGBT está apagado, y el tercer dispositivo de IGBT y el cuarto dispositivo de IGBT no se encenderán simultáneamente.

Según una realización a modo de ejemplo de la presente divulgación, la señal emitida por el segundo circuito de retardo fijo 2000-1 y PWMT2' fluirán a través del primer circuito de puerta OR 4000-1 para formar una señal de PWMT2”. Por tanto, cuando una cualquiera de la señal emitida por el segundo circuito de retardo fijo 2000-1 y la señal de PWMT2' está a un nivel alto, la señal de PWMT2” también está a un nivel alto. Por tanto, cuando la señal de PWMT2' está a un nivel alto, independientemente de la señal emitida por el segundo circuito de retardo fijo 2000 1, la señal de PWMT2” siempre está a un nivel alto, lo cual garantiza la validez de la señal de PWMT2'. Cuando la señal emitida por el segundo circuito de retardo fijo 2000-1 está a un nivel alto, independientemente de la señal de PWMT2', la señal de PWMT2” siempre está a un nivel alto. Por tanto, el segundo dispositivo de IGBT no se apagará cuando la señal de PWMT1' está a un nivel alto, y el apagado del segundo dispositivo de IGBT debe ser posterior al apagado del primer dispositivo de IGBT un periodo de tiempo fijo, de modo que el segundo dispositivo de IGBT no se apagará cuando el primer dispositivo de IGBT está encendido, y el primer dispositivo de IGBT y el segundo dispositivo de IGBT no se apagarán simultáneamente, es decir, el segundo dispositivo de IGBT se apaga un periodo de tiempo fijo después de apagarse el primer dispositivo de IGBT.

Según una realización a modo de ejemplo de la presente divulgación, la señal emitida por el segundo circuito de retardo fijo 2000-2 y PWMT3' fluyen a través del primer circuito de puerta OR 4000-2 para formar una señal de PWMT3”. Por tanto, cuando una cualquiera de la señal emitida por el segundo circuito de retardo fijo 2000-2 y la señal de PWMT3' está a un nivel alto, la señal de PWMT3” también está a un nivel alto. Por tanto, cuando la señal de PWMT3' está a un nivel alto, independientemente de la señal emitida por el segundo circuito de retardo fijo 2000 2, la señal de PWMT3” siempre está a un nivel alto, lo cual garantiza la validez de la señal de PWMT3'. Cuando la señal emitida por el segundo circuito de retardo fijo 2000-2 está a un nivel alto, independientemente de la señal de PWMT3', la señal de PWMT3” siempre está a un nivel alto. Por tanto, el tercer dispositivo de IGBT no se apagará cuando la señal de PWMT4' está a un nivel alto, y el apagado del tercer dispositivo de IGBT debe ser posterior al apagado del cuarto dispositivo de IGBT un periodo de tiempo fijo, de modo que el tercer dispositivo de IGBT no se apagará cuando el cuarto dispositivo de IGBt está encendido, y el cuarto dispositivo de IGBT y el tercer dispositivo de IGBT no se apagarán simultáneamente, es decir, el tercer dispositivo de IGBT se apaga un periodo de tiempo fijo después de apagarse el cuarto dispositivo de IGBT.

El circuito de control para el convertidor de tres niveles de tipo NPC según la realización a modo de ejemplo de la presente divulgación tiene una fiabilidad superior, y puede realizar un control de sincronismo y lógica de encendidoapagado más perfectos con los dispositivos de IGBT en el brazo de puente para proteger el bucle del convertidor, mejorando el rendimiento de control.

La figura 6 muestra un diagrama esquemático de un circuito de retardo de flanco de subida según una realización a modo de ejemplo de la presente divulgación.

Tal como se muestra en la figura 6, cada uno del primer circuito de retardo de flanco de subida 101, el segundo circuito de retardo de flanco de subida 102, el tercer circuito de retardo de flanco de subida 103 y el cuarto circuito de retardo de flanco de subida 104 puede incluir: un primer disparador de Schmitt 1001, un segundo disparador de Schmitt 1002, una primera resistencia 1003, un primer condensador 1004, y un segundo circuito de puerta OR 1005. En cada circuito de retardo de flanco de subida, un terminal de entrada del primer disparador de Schmitt 1001 sirve como terminal de entrada del circuito de retardo de flanco de subida, y un terminal de salida del primer disparador de Schmitt 1001 está conectado a un primer terminal de entrada del segundo circuito de puerta O<r>1005 y un primer terminal de la primera resistencia 1003. Un segundo terminal de la primera resistencia 1003 está conectado a tierra a través del primer condensador 1004 y está conectado a un segundo terminal de entrada del segundo circuito de puerta OR 1005. Un terminal de salida del segundo circuito de puerta OR 1005 está conectado a un terminal de entrada del segundo disparador de Schmitt 1002. Un terminal de salida del segundo disparador de Schmitt 1002 sirve como terminal de salida del circuito de retardo de flanco de subida.

Es decir, en primer lugar, a la señal introducida en el circuito de retardo de flanco de subida se le da forma y se invierte (es decir, se invierten los niveles alto y bajo uno con respecto al otro) por el primer disparador de Schmitt 1001 (por ejemplo, un inversor CD40106), y después se emite a los dos terminales de entrada del segundo circuito de puerta O<r>1005. Una resistencia de carga-descarga (es decir, la primera resistencia 1003) está conectada en paralelo entre los dos terminales de entrada del segundo circuito de puerta OR 1005. Uno de los terminales de entrada del segundo circuito de puerta OR 1005 está conectado a tierra a través del primer condensador 1004 (por ejemplo, un condensador cerámico de alta frecuencia). A la señal emitida por el segundo circuito de puerta OR 1005 se le da forma y se invierte por el segundo disparador de Schmitt 1002 (por ejemplo, el inversor CD40106), y después se emite.

Según una realización a modo de ejemplo de la presente divulgación, cuando la señal introducida en el circuito de retardo de flanco de subida está a un nivel bajo, se invierte la señal para que esté a un nivel alto por el primer disparador de Schmitt 1001. En este momento, el segundo circuito de puerta OR 1005 tiene inmediatamente una salida de nivel alto, que después se invierte para dar una salida de nivel bajo por el segundo disparador de Schmitt 1002. Cuando la señal introducida en el circuito de retardo de flanco de subida salta de un nivel bajo a un nivel alto, la señal se invierte a través del primer disparador de Schmitt 1001 para que salte del nivel alto al nivel bajo. En este momento, la señal recibida por uno de los terminales de entrada del segundo circuito de puerta OR 1005 se invierte para que esté a un nivel bajo, y el otro terminal de entrada del segundo circuito de puerta OR 1005 se descarga a través del primer condensador 1004. Por tanto, el otro terminal de entrada todavía está a un nivel alto y se mantiene durante un tiempo de retardo. El tiempo de retardo Td es: Td=-i ln(0,3)=1,2RC. Por tanto, en este momento, la señal emitida por el segundo circuito de puerta OR 1005 todavía está a un nivel alto y se mantiene durante el tiempo de retardo Td, de modo que la señal finalmente emitida por el circuito de retardo de flanco de subida todavía está a un nivel bajo y se mantiene al nivel bajo durante el tiempo de retardo Td, y después se invierte para que esté a un nivel alto.

Tal como se muestra en la figura 7, cada circuito de retardo fijo del primer circuito de retardo fijo 1000 y el segundo circuito de retardo fijo 2000 puede incluir: una segunda resistencia 2001, una tercera resistencia 2002, un segundo condensador 2003, un tercer disparador de Schmitt 2004 y un transistor de MOSFET 2005.

En cada circuito de retardo fijo, un primer terminal de la segunda resistencia 2001 sirve como terminal de entrada del circuito de retardo fijo, y un segundo terminal de la segunda resistencia 2001 está conectado a tierra a través del segundo condensador 2003 y está conectado a un terminal de puerta del transistor de MOSFET 2005. Un terminal de fuente del transistor de MOSFET 2005 está conectado a tierra. Un terminal de drenaje del transistor de MOSFET 2005 está conectado a un suministro de potencia (por ejemplo, suministro de potencia de 15 V) a través de la tercera resistencia 2002. El terminal de drenaje del transistor de MOSFET 2005 también está conectado al terminal de entrada del tercer disparador de Schmitt 2004. Un terminal de salida del tercer disparador de Schmitt 2004 sirve como terminal de salida del circuito de retardo fijo.

La señal de entrada del circuito de retardo fijo se introduce en el transistor de MOSFET 2005 (por ejemplo, transistor de MOSFET de N canales) a través de un circuito de retardo de RC, ya la señal de salida del transistor de MOSFET 2005 se le da forma y se invierte a través del tercer disparador de Schmitt 2004 (por ejemplo, un inversor CD40106) y después se emite.

Cuando la señal de entrada del circuito de retardo fijo está a un nivel bajo, el transistor de MOSFET 2005 se apaga, el potencial en el punto A se fija a un nivel alto, y la salida del tercer disparador de Schmitt 2004 está a un nivel bajo. Cuando la señal de entrada salta desde un nivel bajo hasta un nivel alto, la señal de entrad fluye en primer lugar a través de la segunda resistencia 2001 y carga el segundo condensador 2003. Debido al procedimiento de carga de RC, cuando la señal de entrada salta desde un nivel bajo hasta un nivel alto, hay un tiempo de retardo Td1 para la carga de RC. La duración de Td1 puede ajustarse ajustando los parámetros de Rc . Cuando la tensión a través del segundo condensador 2003 se establece y alcanza el umbral de encendido Vth del transistor de MOSFET 2005, el transistor de MOSFET 2005 se enciende, y el potencial en el punto A se fija de manera forzada a la tierra, y la señal de salida del circuito de retardo fijo está a un nivel alto en este momento. Cuando la señal de entrada salta desde un nivel alto hasta un nivel bajo, el segundo condensador 2003 se descarga a través de la segunda resistencia 2001. Debido al procedimiento de descarga de RC, cuando la señal de entrada salta desde un nivel alto hasta un nivel bajo, hay un tiempo de retardo Td2 para la descarga de RC. La duración de Td2 puede ajustarse ajustando los parámetros de RC. Cuando la tensión a través del segundo condensador 2003 se descarga para ser inferior al umbral de encendido del transistor de MOSFET 2005, el transistor de MOSFET 2005 se apaga, el potencial en el punto A se fija de manera forzada al suministro de potencia tensión 15 V, y la señal de salida del circuito de retardo fijo está a un nivel bajo en este momento.

Debe entenderse que los tiempos de retardo Td, Td1 y Td2 pueden cumplir los requisitos de retardo ajustando los parámetros de RC.

Según otra realización a modo de ejemplo de la presente divulgación, también se proporciona un convertidor de tres niveles de tipo NPC. El convertidor de tres niveles de tipo NPC incluye M brazos de puente de fase y M circuitos de control tal como se describió en las realizaciones a modo de ejemplo anteriores. Los M brazos de puente de fase están en correspondencia de uno a uno con los M circuitos de control. Para cada brazo de puente de fase, el circuito de control correspondiente al brazo de puente de fase se usa para controlar el encendido y apagado de dispositivos de IGBT en el brazo de puente de fase. M es una cantidad de fases de CA.

Como ejemplo, el convertidor de tres niveles de tipo NPC es un convertidor de energía eólica.

Según aún otra realización a modo de ejemplo de la presente divulgación, también se proporciona una turbina eólica. La turbina eólica incluye el convertidor de tres niveles de tipo NPC tal como se describió en las realizaciones a modo de ejemplo anteriores.

La turbina eólica y el convertidor de tres niveles de tipo NPC anteriores tienen efectos técnicos correspondientes al circuito de control para el convertidor de tres niveles de tipo NPC, que no se repetirán en este caso.

Son posibles variaciones y modificaciones adicionales dentro del alcance de las reivindicaciones adjuntas.

Claims

REIVINDICACIONES

Circuito de control para un convertidor de tres niveles de tipo NPC, en el que cada brazo de puente de fase del convertidor de tres niveles de tipo NPC comprende una pluralidad de dispositivos de IGBT, en el que para cada brazo de puente de fase, un circuito de control correspondiente al brazo de puente de fase comprende un circuito de control de tiempo de apagado (10) y un circuito de control de sincronismo (20), comprendiendo el circuito de control de tiempo de apagado (10) un primer terminal de salida, un segundo terminal de salida, un tercer terminal de salida y un cuarto terminal de salida;

el circuito de control de tiempo de apagado (10) está configurado para reservar un periodo de tiempo preestablecido para el apagado de la pluralidad de dispositivos de IGBT en el brazo de puente de fase correspondiente, y un terminal de entrada del circuito de control de tiempo de apagado (10) está configurado para recibir una señal de PWM para controlar la pluralidad de dispositivos de IGBT;

el circuito de control de sincronismo (20) comprende un primer circuito secundario (201) y un segundo circuito secundario (202), y cada circuito secundario del primer circuito secundario (201) y el segundo circuito secundario (202) comprende: un primer circuito de retardo fijo (1000-1, 1000-2), un segundo circuito de retardo fijo (2000-1, 2000-2), un primer circuito de puerta AND (3000-1, 3000-2) y un primer circuito de puerta OR (4000-1, 4000-2), un circuito de puerta Na Nd (5000-1, 5000-2) y un segundo circuito de puerta AND (6000-1, 6000-2),

en el que, en cada circuito secundario, un primer terminal de entrada del primer circuito de puerta AND (3000-1, 3000-2) está conectado respectivamente al segundo y tercer terminal de salida del circuito de control de tiempo de apagado (10) a través del segundo circuito de puerta AND (6000-1, 6000-2) y el primer circuito de retardo fijo (1000-1, 1000-2), y un segundo terminal de entrada del primer circuito de puerta AND (3000-1, 3000-2) está respectivamente conectado al primer y cuarto terminal de salida del circuito de control de tiempo de apagado (10), un terminal de salida del primer circuito de puerta AND (3000-1, 3000-2) está conectado a un primer terminal de entrada del primer circuito de puerta OR (4000-1, 4000-2) a través del segundo circuito de retardo fijo (2000-1, 2000-2), y un segundo terminal de entrada del primer circuito de puerta OR (4000-1, 4000-2) está respectivamente conectado al segundo y tercer terminal de salida del circuito de control de tiempo de apagado (10),

en el que terminales de salida del circuito de control de sincronismo (20) están respectivamente conectados a terminales de puerta de la pluralidad de dispositivos de IGBT;

en cada circuito secundario del primer circuito secundario (201) y el segundo circuito secundario (202), el terminal de salida del primer circuito de puerta AND (3000-1, 3000-2) y un terminal de salida del primer circuito de puerta OR (4000-1, 4000-2) sirven como terminales de salida del circuito de control de sincronismo (20), respectivamente, y

en cada circuito secundario, tres terminales de entrada del circuito de puerta NAND (5000-1, 5000-2) están respectivamente conectados al primer, segundo, tercer, y al segundo, tercer, cuarto terminales de salida del circuito de control de tiempo de apagado (10), un terminal de entrada del primer circuito de retardo fijo (1000-1, 1000-2) está respectivamente conectado al segundo y tercer terminal de salida del circuito de control de tiempo de apagado (10), un terminal de salida del circuito de puerta NAND (5000-1, 5000-2) y un terminal de salida del primer circuito de retardo fijo (1000-1, 1000-2) están respectivamente conectados a dos terminales de entrada del segundo circuito de puerta AND (6000-1, 6000-2), y un terminal de salida del segundo circuito de puerta AND (6000-1, 6000-2) está conectado al primer terminal de entrada del primer circuito de puerta AND (3000-1, 3000-2).

Circuito de control según la reivindicación 1, en el que el circuito de control de tiempo de apagado (10) comprende: un primer circuito de retardo de flanco de subida (101), un segundo circuito de retardo de flanco de subida (102), un tercer circuito de retardo de flanco de subida (103) y un cuarto circuito de retardo de flanco de subida (104);

terminales de salida del primer circuito de retardo de flanco de subida (101), el segundo circuito de retardo de flanco de subida (102), el tercer circuito de retardo de flanco de subida (103) y el cuarto circuito de retardo de flanco de subida (104) sirven como terminales de salida del circuito de control de tiempo de apagado (10);

los terminales de salida del primer circuito de retardo de flanco de subida (101), el segundo circuito de retardo de flanco de subida (102) y el tercer circuito de retardo de flanco de subida (103) están respectivamente conectados a los tres terminales de entrada del circuito de puerta NAND (5000-1) en el primer circuito secundario (201); el terminal de salida del primer circuito de retardo de flanco de subida (101) está conectado además a uno de los terminales de entrada del primer circuito de puerta AND (3000-1) en el primer circuito secundario (201); el terminal de salida del segundo circuito de retardo de flanco de subida (102) está conectado además al terminal de entrada del primer circuito de retardo fijo (1000-1) en el primer circuito secundario (201) y uno de los terminales de entrada del primer circuito de puerta OR (4000 1) en el primer circuito secundario (201);

los terminales de salida del segundo circuito de retardo de flanco de subida (102), el tercer circuito de retardo de flanco de subida (103) y el cuarto circuito de retardo de flanco de subida (104) están respectivamente conectados a los tres terminales de entrada del circuito de puerta NAND (5000-2) en el segundo circuito secundario (202); el terminal de salida el cuarto circuito de retardo de flanco de subida (104) está conectado además a uno de los terminales de entrada del primer circuito de puerta AND (3000-2) en el segundo circuito secundario (202); el terminal de salida del tercer circuito de retardo de flanco de subida (103) está conectado además al terminal de entrada del primer circuito de retardo fijo (1000-2) en el segundo circuito secundario (202) y uno de los terminales de entrada del primer circuito de puerta OR (4000-2) en el segundo circuito secundario (202).

Circuito de control según la reivindicación 2, en el que cada circuito de retardo de flanco de subida comprende: un primer disparador de Schmitt (1001), un segundo disparador de Schmitt (1002), una primera resistencia (1003), un primer condensador (1004) y un segundo circuito de puerta OR (1005);

en cada circuito de retardo de flanco de subida, un terminal de entrada del primer disparador de Schmitt (1001) sirve como terminal de entrada del circuito de retardo de flanco de subida, y un terminal de salida del primer disparador de Schmitt (1001) está respectivamente conectado a un primer terminal de entrada del segundo circuito de puerta OR (1005) y un primer terminal de la primera resistencia (1003), un segundo terminal de la primera resistencia (1003) está conectado a tierra a través del primer condensador (1004) y está conectado a un segundo terminal de entrada del segundo circuito de puerta OR (1005), y un terminal de salida del segundo circuito de puerta OR (1005) está conectado a un terminal de entrada del segundo disparador de Schmitt (1002), y un terminal de salida del segundo disparador de Schmitt (1002) sirve como terminal de salida del circuito de retardo de flanco de subida.

Circuito de control según la reivindicación 1, en el que cada circuito de retardo fijo comprende: una segunda resistencia (2001), una tercera resistencia (2002), un segundo condensador (2003), un tercer disparador de Schmitt (2004) y un transistor de MOSFET (2005);

en cada circuito de retardo fijo, un primer terminal de la segunda resistencia (2001) sirve como terminal de entrada del circuito de retardo fijo, y un segundo terminal de la segunda resistencia (2001) está conectado a tierra a través del segundo condensador (2003) y está conectado a un terminal de puerta del transistor de MOSFET (2005), un terminal de fuente del transistor de MOSFET (2005) está conectado a tierra, un terminal de drenaje del transistor de MOSFET (2005) está conectado a un suministro de potencia a través de la tercera resistencia (2002), el terminal de drenaje del transistor de MOSFET (2005) está conectado además a un terminal de entrada del tercer disparador de Schmitt (2004), y un terminal de salida del tercer disparador de Schmitt (2004) sirve como terminal de salida del circuito de retardo fijo.

Circuito de control según la reivindicación 2, en el que cada brazo de puente de fase comprende N brazos de puente con una misma estructura, y cada brazo de puente comprende un primer dispositivo de IGBT, un segundo dispositivo de IGBT, un tercer dispositivo de IGBT y un cuarto dispositivo de IGBT, para cada brazo de puente, un polo positivo de CC del brazo de puente está conectado a un polo negativo de CC del brazo de puente secuencialmente a través del primer dispositivo de IGBT, el segundo dispositivo de IGBT, el tercer dispositivo de IGBT y el cuarto dispositivo de IGBT comprendidos en el brazo de puente;

una señal de PWM recibida en un terminal de entrada del primer circuito de retardo de flanco de subida (101) está configurada para controlar el primer dispositivo de IGBT, una señal de PWM recibida en un terminal de entrada del segundo circuito de retardo de flanco de subida (102) está configurada para controlar el segundo dispositivo de IGBT, una señal de PWM recibida en un terminal de entrada del tercer circuito de retardo de flanco de subida (103) está configurada para controlar el tercer dispositivo de IGBT, y una señal de PWM recibida en un terminal de entrada del cuarto circuito de retardo de flanco de subida (104) está configurada para controlar el cuarto dispositivo de IGBT;

el terminal de salida del primer circuito de puerta AND (3000-1) en el primer circuito secundario (201) está conectado a terminales de puerta de N primeros dispositivos de IGBT del brazo de puente de fase correspondiente, y el terminal de salida del primer circuito de puerta OR (4000-1) en el primer circuito secundario (201) está conectado a terminales de puerta de N segundos dispositivos de IGBT del brazo de puente de fase correspondiente, el terminal de salida del primer circuito de puerta OR (4000-2) en el segundo circuito secundario (202) está conectado a terminales de puerta de N terceros dispositivos de IGBT del brazo de puente de fase correspondiente, y el terminal de salida del primer circuito de puerta AND (3000-2) en el segundo circuito secundario (202) está conectado a terminales de puerta de N cuartos dispositivos de IGBT del brazo de puente de fase correspondiente,

en el que N es un número entero mayor de 0.

6. Circuito de control según la reivindicación 5, en el que el circuito de control de tiempo de apagado (10) comprende además: un primer inversor (105) y un segundo inversor (106);

el terminal de entrada del primer circuito de retardo de flanco de subida (101) y un terminal de entrada del primer inversor (105) sirven como terminal de entrada del circuito de control de tiempo de apagado (10) y están configurados para recibir una señal de PWM para controlar el primer dispositivo de IGBT a partir de un ordenador anfitrión, el terminal de entrada del segundo circuito de retardo de flanco de subida (102) y un terminal de entrada del segundo inversor (106) sirven como terminal de entrada del circuito de control de tiempo de apagado (10) y están configurados para recibir una señal de PWM para controlar el segundo dispositivo de IGBT a partir del ordenador anfitrión;

un terminal de salida del primer inversor (105) está conectado al terminal de entrada del tercer circuito de retardo de flanco de subida (103), y un terminal de salida del segundo inversor (106) está conectado al terminal de entrada del cuarto circuito de retardo de flanco de subida (104).

7. Circuito de control según la reivindicación 5, en el que

un tiempo de retardo del primer circuito de retardo de flanco de subida (101) se establece basándose en un tiempo muerto del tercer dispositivo de IGBT;

un tiempo de retardo del segundo circuito de retardo de flanco de subida (102) se establece basándose en un tiempo muerto del cuarto dispositivo de IGBT;

un tiempo de retardo del tercer circuito de retardo de flanco de subida (103) se establece basándose en un tiempo muerto del primer dispositivo de IGBT;

un tiempo de retardo del cuarto circuito de retardo de flanco de subida (104) se establece basándose en un tiempo muerto del segundo dispositivo de IGBT.

8. Convertidor de tres niveles de tipo NPC, que comprende M brazos de puente de fase y M circuitos de control según una cualquiera de las reivindicaciones 1 a 7,

en el que los M brazos de puente de fase están en correspondencia de uno a uno con los M circuitos de control, y para cada brazo de puente de fase, el circuito de control correspondiente al brazo de puente de fase está configurado para controlar el encendido y apagado de dispositivos de IGBT en el brazo de puente de fase,

en el que M es una cantidad de fases de CA.

9. Convertidor de tres niveles de tipo NPC según la reivindicación 8, en el que el convertidor de tres niveles de tipo NPC es un convertidor de energía eólica.

10. Turbina eólica, que comprende el convertidor de tres niveles de tipo NPC según la reivindicación 8 o 9.