CN109861588B - 软启动器触发电路 - Google Patents

Abstract

本发明涉及电机控制技术领域，具体涉及一种软启动器触发电路，其包括门芯片U1、定时器U2、可编程逻辑控制器U3和中央处理器CPU，门芯片U1通过三极管Q2与定时器U2相连；所述信号OU、信号OV、信号OW中的任意两个为低电平时，三极管Q2截止并向定时器U2发送信号M2，则定时器U2向可编程逻辑控制器U3输入信号M3；所述信号Mu、信号Mv、信号Mw与信号OU、信号OV、信号OW、信号M3的逻辑关系分别为： 本发明的软启动器触发电路，其保证了信号PWM的第一次触发信号的同步，而且使首个两相同步触发信号的宽度满足晶闸管的触发需求。

Description

软启动器触发电路

技术领域

本发明涉及电机控制技术领域，具体涉及一种软启动器触发电路，用于对串接与三相电机与三相电网之间的三相反并联晶闸管进行可靠触发和驱动，实现三相电机的平稳启动。

背景技术

三相异步电机直接起动时，电流通常会达到5～8倍，甚至更大，产生很大冲击电流，对同系统中的电网产生很大的波动，对整个传动系统、设备产生不良影响。

软起动器是一种集电动机软起动、软停车、轻载节能和多种保护功能于一体的新颖电动机控制装置。采用软起动器后，上述问题得到解决，而且起动电流可以进行设置和限制。

一般软起动器的驱动电路采用脉冲变压器作为驱动源，通过给脉冲变压器原边施加PWM信号，使两个副边就产生两路对称的驱动信号，再由副边的两路驱动信号来触发晶闸管。现有多数软起动器的PWM信号通过555定时器PWM输出和相触发信号，取与门后再控制脉冲变压器的触发，由于上电后555定时器一直有PWM输出，所以PWM信号存在一段触发序列中第一次触发信号不能同步，首个两相同步触发信号宽度t偏小(如图1所示)，而且t是介于0μs～30μs之间随机时间，而当t小于1μs，将会造成晶闸管不能完全触发，连续多次发生时容易导致晶闸管发热较大而失效。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种软启动器触发电路，其保证了信号PWM的第一次触发信号的同步，而且使首个两相同步触发信号的宽度满足晶闸管的触发需求。

为实现上述目的，本发明采用了如下技术方案：

一种软启动器触发电路，其包括门芯片U1、定时器U2、可编程逻辑控制器U3和中央处理器CPU；

所述中央处理器CPU分别与门芯片U1、可编程逻辑控制器U3相连，并分别向门芯片U1、可编程逻辑控制器U3输入信号OU、信号OV、信号OW；

所述门芯片U1通过三极管Q2与定时器U2相连，定时器U2与可编程逻辑控制器U3相连并向可编程逻辑控制器U3输入信号M3，信号M3即信号PWM，可编程逻辑控制器U3分别与U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路相连，并分别向U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路输入信号Mu、信号Mv、信号Mw；

所述信号OU、信号OV、信号OW中的任意两个为低电平时，三极管Q2截止并向定时器U2发送信号M2，则定时器U2向可编程逻辑控制器U3输入信号M3；所述信号Mu、信号Mv、信号Mw与信号OU、信号OV、信号OW、信号M3的逻辑关系分别为：

优选的，所述三极管Q2的基极与门芯片U1相连，发射极分别与定时器U2的第6脚、第2脚相连，三极管Q2截止时，三极管Q2的发射极向定时器U2的第6脚、第2脚输入信号M2，则定时器U2同步向可编辑逻辑器U3输入信号M3。

优选的，所述门芯片U1包括与门U1A、与门U1B和与门U1C，与门U1A、与门U1C的输出端分别与与门U1B的两个输入端相连，与门U1B的输出端与二极管Q2的基极相连，二极管Q2的发射极与定时器U2的第6脚相连。

优选的，所述定时器U2为555定时器。

优选的，所述中央处理器CPU分别通过网络点OU、网络点OV、网络点OW分别与可编程逻辑控制器U3的第2脚、第3脚、第4脚相连，且中央处理器CPU分别通过网络点OU、网络点OV、网络点OW分别与门芯片U1的第2脚、第1脚、第9脚相连，门芯片U1的第10脚与电源相连，门芯片U1的第6脚通过电阻R11与三极管Q2的基极相连，向三极管Q2输入信号M1，门芯片U1的第7脚接地，门芯片U1的第14脚与+5V电源相连且通过电容C7接地，三极管Q2的集电极与电源相连，三极管Q2的发射极通过电阻R14接地，三极管Q2的集电极和发射极之间依次串接有电阻R12、电阻R15，电阻R15和三极管Q2的发射极之间的节点通过电容C10接地，三极管Q2的发射极与定时器U2的第6脚相连，定时器U2的第7脚与电阻R12和电阻R15之间的节点相连，定时器U2的第4脚与电源相连，定时器U2的第8脚与电源相连且通过电容C4接地，定时器U2的第1脚接地且通过电容C9与定时器U2的第5脚相连，定时器U2的第3脚与可编程逻辑控制器U3的第11脚相连，可编程逻辑控制器U3的第10脚接地，可编程逻辑控制器U3的第14脚、第13脚、第12脚分别与U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路相连，可编程逻辑控制器U3的第20脚与电源相连且通过电容C11接地。

优选的，所述门芯片U1包括与门U1A、与门U1B和与门U1C，与门U1A的两个输入端分别为门芯片U1的第1脚和第2脚，与门U1C的两个输入端分别为门芯片U1的第9脚和第10脚，与门U1C的输出端、与门U1A的输出端分别和与门U1B的两个输入端相连，与门U1B的输出端为门芯片U1的第6脚。

优选的，在一个电网周期中，信号OU、信号OV、信号OW各出现4次宽度为t1的负脉冲，300μs≤t1≤400μs，信号OU、信号OV、信号OW中的任意两个同步输出负脉冲时，三极管Q2截止。

优选的，所述U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路的电路结构相同；

所述U相通用脉冲变压器触发电路包括变压器T1，变压器T1包括初级侧线圈和次级侧线圈；所述初级侧线圈的两个输入端分别为第4端和第2端，第4端和第2端之间依次串接有电阻R1、稳压二极管DW1、二极管D3，稳压二极管DW1的阳极与电阻R1相连，阴极与二极管D3的阴极相连，二极管D3的阳极与第2端相连，二极管D3和第2端之间的节点与三极管Q1的集电极相连，三极管Q1的发射极接地，三极管Q1的基极通过电阻R7接地且通过电阻R6与输入端Mu相连，输入端Mu与可编程逻辑控制器U3相连；所述次级侧线圈包括两个副边线圈，一个副边线圈的两个输出端分别为第6端和第7端，第6端和第7端之间依次串接有电容C1、二极管D1，二极管D1的阳极与第7端相连，电阻R2与电容C1并联，电阻R2与第6端之间的节点与输出端K2相连，电阻R2与二极管D1之间的节点通过电阻R3与输出端G2相连，另一个副边线圈的两个输出端分别为第9端和第10端，第9端和第10端之间依次串接有二极管D2、电容C3，二极管D2的阳极与第9端相连，电阻R5与电容C3并联，电阻R5与二极管D2之间的节点通过电阻R4与输出端G1相连，电阻R5与第10端之间的节点与输出端K1相连。

本发明的软启动器触发电路，其信号OU、信号OV、信号OW中的任意两个为低电平时，三极管Q2截止并向定时器U2输送信号M2，则定时器U2同步向可编程逻辑控制器U3输入信号M3,保证了信号PWM的第一次触发信号的同步；其信号Mu、信号Mv、信号Mw与信号OU、信号OV、信号OW、信号M3的逻辑关系分别为：保证了首个两相同步触发信号的宽度满足晶闸管的触发需求，从而避免了晶闸管因多次触发失败而发热较大失效的情况发生。

附图说明

图1是现有技术的Mu、Mv、Mw输出信号的波形图；

图2是本发明软启动器触发电路的拓扑图；

图3是本发明图2的A部分的放大示意图；

图4是本发明图2的B部分的放大示意图；

图5是本发明图2的C部分的放大示意图；

图6是本发明U相通用脉冲变压器触发电路的拓扑图；

图7是本发明V相通用脉冲变压器触发电路的拓扑图；

图8是本发明W相通用脉冲变压器触发电路的拓扑图；

图9是本发明的驱动时序图；

图10是本发明W相驱动信号的波形图。

具体实施方式

以下结合附图1-10给出的实施例，进一步说明本发明的软启动器触发电路的具体实施方式。本发明的软启动器触发电路不限于以下实施例的描述。

本发明的软启动器触发电路，其包括门芯片U1、定时器U2、可编程逻辑控制器U3和中央处理器CPU；

所述中央处理器CPU分别与门芯片U1、可编程逻辑控制器U3相连，并分别向门芯片U1、可编程逻辑控制器U3输入信号OU、信号OV、信号OW；

所述门芯片U1通过三极管Q2与定时器U2相连，定时器U2与可编程逻辑控制器U3相连并向可编程逻辑控制器U3输入信号M3、信号M3即信号PWM，可编程逻辑控制器U3分别与U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路相连，并分别向U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路输入信号Mu、信号Mv、信号Mw；

所述信号OU、信号OV、信号OW中的任意两个为低电平时，三极管Q2截止并向定时器U2发送信号M2，则定时器U2向可编程逻辑控制器U3输入信号M3；所述信号Mu、信号Mv、信号Mw与信号OU、信号OV、信号OW、信号M3的逻辑关系分别为：

现有软启动器的驱动电路采用脉冲变压器为驱动源，通过给脉冲变压器原边施加PWM信号，使两个副边产生对称的驱动信号，再由两个副边的两路驱动信号触发晶闸管；但是现有软启动器的PWM信号多存在一段触发序列中第一次触发信号不能同步，如图1所示，首个两相同步触发信号宽度t偏小，而且t是介于0μs～30μs之间的随机事件，而当t＜1μs时，将会造成晶闸管不能完全触发，若上述情况连续多次发生，容易导致晶闸管发热较大失效。

本发明的软启动器触发电路，其信号OU、信号OV、信号OW中的任意两个为低电平时，三极管Q2截止并向定时器U2输送信号M2，则定时器U2同步向可编程逻辑控制器U3输入信号M3,保证了信号PWM的第一次触发信号的同步；其信号Mu、信号Mv、信号Mw与信号OU、信号OV、信号OW、信号M3的逻辑关系分别为：保证了首个两相同步触发信号的宽度满足晶闸管的触发需求，从而避免了晶闸管因多次触发失败而发热较大失效的情况发生。

优选的，在一个电网周期中，信号OU、信号OV、信号OW各出现4次宽度为t1的负脉冲，300μs≤t1≤400μs，信号OU、信号OV、信号OW中的任意两个同步输出负脉冲时，三极管Q2截止。

优选的，所述三极管Q2的基极与门芯片U1相连，三极管Q2的发射极分别与定时器U2的第6脚、第2脚相连，三极管Q2截止时，三极管Q2的发射极向定时器U2的第6脚、第2脚输入信号M2，则定时器U2同步向可编辑逻辑器U3输入信号M3。

优选的，所述定时器U2为555定时器。

优选的，所述门芯片U1包括与门U1A、与门U1B和与门U1C，与门U1A、与门U1C的输出端分别与与门U1B的两个输入端相连，与门U1B的输出端与二极管Q2的基极相连，二极管Q2的发射极与定时器U2的第6脚相连。

如图2-5所示，为本发明软启动器触发电路的一个实施例。需要说明的是，实施例中指的门芯片U1、定时器U2、可编程逻辑控制器U3和中央处理器CPU的第几管脚，其为一个接口名称，指各芯片的一个输入或输出接口，并非特指顺序必须为第几的管脚。

本发明的软启动器触发电路包括门芯片U1、定时器U2、可编程逻辑控制器U3和用于控制晶闸管的中央处理器CPU。

所述中央处理器CPU分别通过网络点OU、网络点OV、网络点OW分别与可编程逻辑控制器U3的第2脚、第3脚、第4脚相连，且中央处理器CPU分别通过网络点OU、网络点OV、网络点OW与门芯片的第2脚、第1脚、第9脚相连，门芯片U1的第10脚与+5V电源相连，门芯片U1的第6脚通过电阻R11与三极管Q2的基极相连，向三极管Q2输入信号M1，门芯片U1的第7脚接地，门芯片U1的第14脚与+5V电源相连且通过电容C7接地，三极管Q2的集电极与+5V电源相连，三极管Q2的发射极通过电阻R14接地，三极管Q2的集电极和发射极之间依次串接有电阻R12、电阻R15，电阻R15和三极管Q2的发射极之间的节点通过电容C10接地，三极管Q2的发射极与定时器U2的第6脚相连，定时器U2的第7脚与电阻R12和电阻R15之间的节点相连，定时器U2的第4脚与+5V电源相连，定时器U2的第8脚与+5V电源相连且通过电容C4接地，定时器U2的第1脚接地且通过电容C9与定时器U2的第5脚相连，定时器U2的第3脚与可编程逻辑控制器U3的第11脚相连，可编程逻辑控制器U3的第10脚接地，可编程逻辑控制器U3的第14脚、第13脚、第12脚分别与U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路相连，可编程逻辑控制器U3的第20脚与+5V电源相连且通过电容C11接地。

优选的，所述门芯片U1包括与门U1A、与门U1B和与门U1C，与门U1A的两个输入端分别为门芯片U1的第1脚和第2脚，与门U1C的两个输入端分别为门芯片U1的第9脚和第10脚，与门U1C的输出端、与门U1A的输出端分别和与门U1B的两个输入端相连，与门U1B的输出端为门芯片U1的第6脚。

优选的，所述门芯片U1的型号为74HC08；所述定时器U2的型号为NE555；所述可编程逻辑控制器U3的型号为ATF16V8B；所述中央处理器CPU的型号为STC89C58或AT89C55。

以下将结合图9和图10对本发明软启动器触发电路的工作原理和工作过程进行说明。

本发明的软启动器触发电路，其中央处理器CPU通过网络点OU、网络点OV、网络点OW分别向门芯片U1输入信号OU、信号OV、信号OW，门芯片U1对信号OU、信号OV、信号OW进行逻辑运算，若信号OU、信号OV、信号OW中的任意两个同时为低电平，则门芯片U1向三极管Q2输入信号M1，信号M1为低电平，三极管Q2截止；否则，门芯片U1向三极管Q2输入信号M1，信号M1为高电平，则三极管Q2导通。

需要指出的是，所述信号OU、信号OV、信号OW分别为电网的U相、V相、W相的电信号；所述信号OU、信号OV、信号OW、信号M1、信号M2、信号M3、信号Mu、信号Mv、信号Mw均为电压信号。

如图9所示，在软起或软停时，在一个电网周期中，信号OU、信号OV、信号OW各出现4次宽度约为t1的负脉冲，300μs≤t1≤400μs，优选的，t1为350μs，4次负脉冲被依次命名为1#、2#、3#、4#脉冲，其中，1#脉冲与2#脉冲的间隔时间t2约为1/6电网周期时间，1#脉冲与3#脉冲的时间间隔t3约为1/2电网周期时间，2#脉冲与3#脉冲的间隔时间约为1/2电网周期时间。

在准备状态、旁路运行状态或故障状态下，信号OU、信号OV和信号OW均为高电平，则晶闸管不触发。

如图10所示，为图9中的t0时间内，W相触发的波形，T0时刻对应信号OW的2#脉冲的起始时刻。具体的，波形1为门芯片U1的第6脚输出的信号M1，低电平有效；波形2为定时器U2的第6脚向定时器U2的第2脚输出的信号M2，即定时器U2的同步触发输入信号；波形3为定时器U2向可编程逻辑控制器U3输入的信号M3，即信号PWM；波形4为可编程逻辑控制器U3向W相通用脉冲变压器触发电路输入的信号Mw，高电平有效。

过程一：如图10所示，T0时刻之间，信号OW为高电平，信号M1为高电平，三极管Q2导通，信号M2为+5V(忽略三极管Q2的管压降)，信号M3为低电平，信号OU、信号OV、信号OW输入到可编程逻辑控制器U3，依据得出T0时刻之前Mw为低电平。

过程二：如图10所示，T0至T1的时间阶段，信号OW保持低电平，信号M1为低电平，三极管Q2截止，定时器U2的第7脚变成低电平，信号M2通过电容C10向电阻R14、电阻R15放电，放电的时间常数为C10×(R14//R5)，因此信号M2由+5V逐渐下降，下降到T1时刻之前，即信号M2由+5V下降至+(5×1÷3)V之前，信号M3保持低电平，信号OU、信号OV、信号OW输入可编程逻辑控制器U3，依据得出在T0至T1的时间阶段内，信号Mw为高电平，确保了首个两相同步触发信号宽度足够大，每次都能保证在10μs以上，保证晶闸管的可靠触发。

过程三：如图5所示，T1至T2的时间阶段，OW保持低电平，信号M1变为高电平，三极管Q2截止，由于信号M2会下降至+(5×1÷3)V以下，此时定时器U2内部的三极管截止，﹢5V电源通过电阻R12、电阻R15向电容C10充电，信号M2逐渐上升，在信号M2电压上升至+(5×1÷3)V时刻之前，即T2时刻之前，信号M3从低电平变为高电平并保持高电平，信号M1、信号M2、信号M3输入可编程逻辑控制器U3，依据得出在T1至T2的时间阶段内，信号Mw为低电平。

需要指出的是，如图10所示，时间(T1-T0)即是首个两相同步触发信号的宽度，且T1-T0＞10μs。进一步的，因为第一次的RC放电是从5V下降至1.66V，而第二、三、四、五次的RC放电是从3.33V下降到1.66V，所以第一次的放电时间要比第二、三、四、五次放电的时间长，因此T1-T0的时间要比后面四次的脉冲宽度要宽一些(也就是说首个两相同步触发信号的宽度比后续的触发信号的宽度要宽一些)。

过程二和过程三依次循环，信号Mw就输出PWM波，实现W相晶闸管的触发。V相晶闸管的触发过程与W相晶闸管的触发过程相同，即可以实现W相、V相的同步触发。同理，U相、V相的同步触发，U相、W相的同步触发，也与上述过程相同，在此不再重复介绍。

优选的，如图6-8所示，为本发明U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路的实施例，因为三者的电路结构相同，因此下述内容将以U相通用脉冲变压器触发电路为例对三者进行说明。

如图6所示，所述U相通用脉冲变压器触发电路包括变压器T1，变压器T1包括初级侧线圈和次级侧线圈。所述初级侧线圈的两个输入端分别为第4端和第2端，第4端和第2端之间依次串接有电阻R1、稳压二极管DW1、二极管D3，稳压二极管DW1的阳极与电阻R1相连，阴极与二极管D3的阴极相连，二极管D3的阴极与第2端相连，二极管D3和第2端之间的节点与三极管Q1的集电极相连，三极管Q1的发射极接地，三极管Q1的基极铜鼓哦电阻R7接地且通过电阻R6与输入端Mu相连，输入端Mu与可编程逻辑控制器U3相连；所述次级侧线圈包括两个副边线圈，一个副边线圈的两个输出端分别为第6端和第7端，第6端和第7端之间依次串接有电容C1、二极管D1，二极管D1的阳极与第7端相连，电阻R2与电容C1并联，电阻R2与第6端之间的节点与输出端K2相连，电阻R2与二极管D1之间的节点通过电阻R3与输出端G2相连，另一个副边线圈的两个输出端分别为第9端和第10端，第9端和第10端之间依次串接有二极管D2、电容C3，二极管D2的阳极与第9端相连，电阻R5与电容C3并联，电阻R5与二极管D2之间的节点通过电阻R4与输出端G1相连，电阻R5与第10端之间的节点与输出端K1相连。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种软启动器触发电路，其特征在于，其包括门芯片U1、定时器U2、可编程逻辑控制器U3和中央处理器CPU；

所述中央处理器CPU分别与门芯片U1、可编程逻辑控制器U3相连，并分别向门芯片U1、可编程逻辑控制器U3输入信号OU、信号OV、信号OW；

所述门芯片U1通过三极管Q2与定时器U2相连，定时器U2与可编程逻辑控制器U3相连并向可编程逻辑控制器U3输入信号M3，信号M3即信号PWM，可编程逻辑控制器U3分别与U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路相连，并分别向U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路输入信号Mu、信号Mv、信号Mw；

所述信号OU、信号OV、信号OW中的任意两个为低电平时，三极管Q2截止并向定时器U2发送信号M2，则定时器U2向可编程逻辑控制器U3输入信号M3；所述信号Mu、信号Mv、信号Mw与信号OU、信号OV、信号OW、信号M3的逻辑关系分别为：

2.根据权利要求1所述的软启动器触发电路，其特征在于：所述三极管Q2的基极与门芯片U1相连，发射极分别与定时器U2的第6脚、第2脚相连，三极管Q2截止时，三极管Q2的发射极向定时器U2的第6脚、第2脚输入信号M2，则定时器U2同步向可编辑逻辑器U3输入信号M3。

3.根据权利要求1或2所述的软启动器触发电路，其特征在于：所述门芯片U1包括与门U1A、与门U1B和与门U1C，与门U1A、与门U1C的输出端分别与与门U1B的两个输入端相连，与门U1B的输出端与二极管Q2的基极相连，二极管Q2的发射极与定时器U2的第6脚相连。

4.根据权利要求1所述的软启动器触发电路，其特征在于：所述定时器U2为555定时器。

5.根据权利要求1所述的软启动器触发电路，其特征在于：所述中央处理器CPU分别通过网络点OU、网络点OV、网络点OW分别与可编程逻辑控制器U3的第2脚、第3脚、第4脚相连，且中央处理器CPU分别通过网络点OU、网络点OV、网络点OW分别与门芯片U1的第2脚、第1脚、第9脚相连，门芯片U1的第10脚与电源相连，门芯片U1的第6脚通过电阻R11与三极管Q2的基极相连，向三极管Q2输入信号M1，门芯片U1的第7脚接地，门芯片U1的第14脚与+5V电源相连且通过电容C7接地，三极管Q2的集电极与电源相连，三极管Q2的发射极通过电阻R14接地，三极管Q2的集电极和发射极之间依次串接有电阻R12、电阻R15，电阻R15和三极管Q2的发射极之间的节点通过电容C10接地，三极管Q2的发射极与定时器U2的第6脚相连，定时器U2的第7脚与电阻R12和电阻R15之间的节点相连，定时器U2的第4脚与电源相连，定时器U2的第8脚与电源相连且通过电容C4接地，定时器U2的第1脚接地且通过电容C9与定时器U2的第5脚相连，定时器U2的第3脚与可编程逻辑控制器U3的第11脚相连，可编程逻辑控制器U3的第10脚接地，可编程逻辑控制器U3的第14脚、第13脚、第12脚分别与U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路相连，可编程逻辑控制器U3的第20脚与电源相连且通过电容C11接地。

6.根据权利要求5所述的软启动器触发电路，其特征在于：所述门芯片U1包括与门U1A、与门U1B和与门U1C，与门U1A的两个输入端分别为门芯片U1的第1脚和第2脚，与门U1C的两个输入端分别为门芯片U1的第9脚和第10脚，与门U1C的输出端、与门U1A的输出端分别和与门U1B的两个输入端相连，与门U1B的输出端为门芯片U1的第6脚。

7.根据权利要求2所述的软启动器触发电路，其特征在于：在一个电网周期中，信号OU、信号OV、信号OW各出现4次宽度为t1的负脉冲，300μs≤t1≤400μs，信号OU、信号OV、信号OW中的任意两个同步输出负脉冲时，三极管Q2截止。

8.根据权利要求1所述的软启动器触发电路，其特征在于：所述U相通用脉冲变压器触发电路、V相通用脉冲变压器触发电路、W相通用脉冲变压器触发电路的电路结构相同；

所述U相通用脉冲变压器触发电路包括变压器T1，变压器T1包括初级侧线圈和次级侧线圈；所述初级侧线圈的两个输入端分别为第4端和第2端，第4端和第2端之间依次串接有电阻R1、稳压二极管DW1、二极管D3，稳压二极管DW1的阳极与电阻R1相连，阴极与二极管D3的阴极相连，二极管D3的阳极与第2端相连，二极管D3和第2端之间的节点与三极管Q1的集电极相连，三极管Q1的发射极接地，三极管Q1的基极通过电阻R7接地且通过电阻R6与输入端Mu相连，输入端Mu与可编程逻辑控制器U3相连；所述次级侧线圈包括两个副边线圈，一个副边线圈的两个输出端分别为第6端和第7端，第6端和第7端之间依次串接有电容C1、二极管D1，二极管D1的阳极与第7端相连，电阻R2与电容C1并联，电阻R2与第6端之间的节点与输出端K2相连，电阻R2与二极管D1之间的节点通过电阻R3与输出端G2相连，另一个副边线圈的两个输出端分别为第9端和第10端，第9端和第10端之间依次串接有二极管D2、电容C3，二极管D2的阳极与第9端相连，电阻R5与电容C3并联，电阻R5与二极管D2之间的节点通过电阻R4与输出端G1相连，电阻R5与第10端之间的节点与输出端K1相连。