ES2586409T3 - Método y aparato para codificación y decodificación aritmética - Google Patents
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Abstract
Un método para la codificación de datos, en que el método comprende: codificar aritméticamente una pluralidad de eventos en una secuencia de eventos para producir datos codificados, en que la pluralidad de eventos son eventos binarios convertidos a partir de valores enteros que representan los bloques de datos de vídeo de muestra transformados y cuantificados; y generar un flujo de bits utilizando los datos codificados, incluyendo la adición de uno o más bits de relleno precedidos por cero o más bits de alineación al flujo de bits, en el que el uno o más bits de relleno son un patrón reconocible por un decodificador; en que el flujo de bits incluye datos codificados de un segmento incluyendo una indicación de extremo de segmento que indica la finalización de la codificación aritmética, y el uno o más bytes de relleno precedidos de los cero o más bits de alineación se añade después de los datos codificados que incluyen la indicación de extremo de segmento codificada, en que el uno o más bytes de relleno se utilizan para limitar la cantidad de eventos codificados aritméticamente como una combinación lineal del número de bits en el flujo de bits y el número de bloques de muestra codificados aritméticamente, en que la limitación adquiere la forma de la siguiente combinación lineal: e <= α B + ß S, donde e es el número de eventos codificados aritméticamente en el flujo de bits, B es el número de bits en el flujo de bits, S es el número de bloques de muestra codificados aritméticamente en el flujo de bits, y α y ß son valores predeterminados.
Description
la Figura 6. A continuación, la lógica de proceso incrementa el valor del contador de eventos en 1 (bloque de proceso 509) y finaliza el proceso.
La Figura 6 es un diagrama de flujo de una realización de un procedimiento de renormalización del codificador. El proceso se lleva a cabo mediante el la lógica de proceso, que puede comprender hardware (por ejemplo, circuitos, lógica dedicada, etc.), software (tal como se ejecuta en un sistema de ordenador de uso general o una máquina dedicada), o una combinación de ambos.
Haciendo referencia a la Figura 6, la lógica de proceso prueba si el valor de R es de menos de 100 Hex (bloque de proceso 601). En caso contrario, se realiza el proceso. En caso afirmativo, el proceso pasa al bloque de proceso 602, donde la lógica de proceso prueba si el valor de L es de menos de 100 Hex. En ese caso, el bloque de proceso pasa al bloque de proceso 603, donde se realiza un procedimiento de introducción de bit con parámetro 0 y a continuación el proceso pasa al bloque de proceso 608. Si la lógica de proceso determina que el valor de L es mayor que o igual a 100 Hex, la lógica de proceso prueba si el valor de L es mayor que 200 Hex. En caso contrario, la lógica de proceso establece el valor de L en el resultado de restar 100 Hex del valor de L e incrementa el valor de los bits pendientes (BO) por uno con el parámetro 1 (bloque de proceso 605) y el proceso pasa al bloque de proceso 608. Si el valor de L es mayor que o igual a 200 Hex, el proceso pasa al bloque de proceso 606, donde la lógica de proceso establece el valor de L en el resultado de restar 200 Hex del valor L, realiza el procedimiento de introducción de bit (bloque de proceso 607) y pasa al bloque de proceso 608.
En el bloque de proceso 608, la lógica de proceso desplaza el valor de R a la izquierda en una posición y desplaza el valor de L en una posición. A continuación el proceso pasa al bloque de proceso 601 y el proceso se repite.
La Figura 7 ilustra una realización del proceso para la realización de una forma de realización del procedimiento de introducción de bit. El procedimiento de introducción de bit escribe cero o más bits en el flujo de bits. El proceso se lleva a cabo mediante lógica de proceso, que puede comprender hardware (por ejemplo, circuitos, lógica dedicada, etc.), software (tal como se ejecuta en un sistema de ordenador de uso general o una máquina dedicada), o una combinación de ambos.
Haciendo referencia a la Figura 7, la lógica de proceso inicialmente comprueba si la primera etiqueta de bits no es igual a cero (bloque de proceso 701). Si la primera etiqueta de bit se establece en 1, entonces la lógica de proceso establece el primer indicador de bits igual a cero (bloque de proceso 702) y el proceso pasa al bloque de proceso 704. Si no es así, la lógica de proceso envía un bit con valor de B (bloque de proceso 703) y la lógica de proceso pasa al bloque de proceso 704).
En el bloque de proceso 704, la lógica de proceso prueba si el valor de los bits restantes (BO) es mayor que cero. Si no es así, el proceso termina. En ese caso, la lógica de proceso envía un bit con valor 1-B y disminuye el valor de BO en uno (bloque de proceso 705). A continuación la lógica de proceso pasa al bloque de proceso 704.
La Figura 8 es un diagrama de flujo de una realización de un proceso para la codificación de un evento antes de la finalización. Este proceso se puede utilizar para codificar el extremo del segmento, así como cualquier otro evento binario que indica la finalización de la codificación aritmética. El proceso se lleva a cabo por medio de lógica de proceso, que puede comprender hardware (por ejemplo, Circuitos, lógica dedicada, etc.), software (tal como se ejecuta en un sistema de ordenador de uso general o una máquina dedicada), o una combinación de ambos.
Haciendo referencia a la Figura 8, la lógica de proceso disminuye inicialmente el valor de R en 2 (bloque de proceso 801). A continuación, la lógica de proceso prueba si el valor del evento binario codificado no es igual a cero (bloque de proceso 802). Si el evento es igual a cero, la lógica de proceso lleva a cabo el procedimiento de renormalización tal como se muestra en la Figura 6 (bloque de proceso 803), y el proceso pasa al bloque de proceso 806. Si el valor del evento binario que va a ser codificado no es igual a cero, entonces la lógica de proceso establece el valor de L en el resultado de sumar el valor de L, más el valor de R (bloque de proceso 804), lleva a cabo un procedimiento de limpieza de codificador (bloque de proceso 805), y pasa al bloque de proceso 806. En el bloque de proceso 806, la lógica de proceso incrementa el valor del contador de eventos en 1 y finaliza el proceso de codificación.
Tal como se aprecia en el proceso anterior, en una realización, cuando el valor del evento binario es igual a 1, se finaliza la codificación aritmética y se aplica el procedimiento de limpieza después de la codificación del evento. Cuando se codifica este tipo de evento, el último bit escrito contiene un bit de parada igual a 1.
La Figura 9 ilustra un diagrama de flujo de una realización de un proceso para la limpieza en la finalización. El proceso se lleva a cabo mediante la lógica de proceso, que puede comprender hardware (por ejemplo, circuitos, lógica dedicada, etc.), software (tal como se ejecuta en un sistema de ordenador de uso general o en una máquina dedicada), o una combinación de ambos.
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Haciendo referencia a la Figura 9, la lógica de proceso establece inicialmente el valor de R en 2 (bloque de proceso 901). A continuación, la lógica de proceso realiza un procedimiento de renormalización como por ejemplo el procedimiento de renormalización que se muestra en la Figura 6 (bloque de proceso 902). La lógica de proceso realiza a continuación el procedimiento de introducción de bit que se muestra en la Figura 7 en un valor igual al valor de L desplazado nueve posiciones a la derecha y añadiendo AND con el valor de 1 Hex (bloque de proceso 903). Los resultados de la realización de la operación de añadir AND en el contenido desplazado del valor del registro L provocan que se genere el bit en la 10a posición (tal como se cuenta a partir del bit reciente significativo) y posteriormente se envía mediante el procedimiento de introducción de bit.
Por último, la lógica de proceso envía dos bits iguales al valor del registro L desplazado siete lugares a la derecha, añadiendo AND con un valor de 3 Hex, y a continuación se le añade OR con 1 Hex (bloque de proceso 904). La operación de añadir OR con 1 Hex se realiza para añadir el bit de parada.
Ejemplo de Funcionamiento del Decodificador
La Figura 10 es un diagrama de bloques de una realización de un decodificador aritmético 1000. Haciendo referencia a la Figura 10, el decodificador 1000 incluye un secuenciador 1005, un estimador de probabilidad 1010, y un motor de decodificación 1015 acoplados entre sí. Una entrada 1020 proporciona un puerto para una secuencia de información 1025 (por ejemplo, una secuencia ordenada de bits binarios) al decodificador 1000. Los bits binarios de la secuencia 1025 pueden tener un valor de "0" o "1”. En una forma de realización, el decodificador 1000 procesa la secuencia de información para generar una secuencia de eventos 1035. La secuencia de eventos generada es una secuencia de eventos ordenada que comprende múltiples eventos (por ejemplo, eventos binarios), que pueden tener valores distintos de valores de bits individuales. La secuencia de eventos se proporciona a la salida 1030, que incluye al menos un puerto de salida desde el decodificador 1000.
Al recibir la secuencia de información 1025, el secuenciador 1005 transmite los uno o más bits al motor de decodificación 1015. El decodificador 1000 genera iterativamente los uno o más eventos de la secuencia de eventos tal como sigue. Para cada evento, el secuenciador 1005 transmite un contexto correspondiente al estimador de probabilidad 1010.
Basándose en el valor de contexto recibido, el estimador de probabilidad 1010 genera una estimación de probabilidad P (A) correspondiente, que se envía al motor de decodificación 1015, y es utilizado por parte del motor de decodificación 1015 en la generación del evento. En una realización, el estimador de probabilidad 1010 envía múltiples estimaciones de probabilidad al motor de decodificación 1015 y el motor de decodificación 1015 selecciona una de las estimaciones de probabilidad basándose en el valor R. Alternativamente, el valor R puede ser enviado al estimador de probabilidad 1010, que lo utiliza para seleccionar una estimación de probabilidad que va a ser enviada. A continuación, el estimador de probabilidad 1010 actualiza su estado interno basándose en el valor del evento binario recibido del motor de decodificación 1015.
El motor de decodificación 1015 envía cada evento binario generado al estimador de probabilidad 1010 y al secuenciador 1005. El motor de decodificación 1015 consume cero o más bits de información para cada evento binario generado. El secuenciador 1005 puede por lo tanto transmitir cero o más bits de la secuencia de información al motor de decodificación 1015 después de la generación de un evento. El motor de decodificación 1015 utiliza diversos registros en la generación de los eventos de la secuencia de eventos 1035, incluyendo un registro de intervalo 1065 y un registro de valor 1070. El funcionamiento del decodificador 1000 se muestra en el diagrama de flujo que se describe a continuación.
Los siguientes diagramas de flujo describen las operaciones de decodificación realizadas en un segmento por parte de una realización de un decodificador, como por ejemplo el decodificador 1000. En una realización, el decodificador realiza la decodificación de acuerdo con los diagramas de flujo representados en las Figuras 12,14A, 14B, 15A o 15B en función del valor de un contexto. Los procesos ilustrados se pueden incorporar en otros procesos, modificados o adaptados de otro modo para obtener los beneficios de las mejoras contenidos en los mismos. En una realización, el decodificador lee un byte cada vez. En una realización alternativa, el decodificador lee un bit cada vez.
La Figura 11 es un diagrama de flujo de una realización de un proceso de inicialización del decodificador aritmético. El proceso se lleva a cabo mediante lógica de proceso que puede comprender hardware (por ejemplo, circuitos, lógica dedicada, etc.), software (tal como se ejecuta en un sistema de ordenador de uso general o en una máquina dedicada), o una combinación de ambos.
Haciendo referencia a la Figura 11, el proceso comienza con la lógica de proceso que establece el intervalo R en un número predeterminado (bloque de proceso 1101). En una realización, el número predeterminado es 0xff00. Después de inicializar el intervalo R, la lógica de proceso lee dos bytes de datos comprimidos en el registro V (bloque de proceso 1102). En una realización, el registro V almacena los bits comprimidos en forma de un byte cada vez. El registro V puede ser implementado para almacenar
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Debe tenerse en cuenta que en el codificador aritmético que se ha descrito anteriormente, existe un intervalo que se divide en dos, un intervalo superior y un intervalo inferior. Uno de los intervalos representa un MPS y el otro intervalo representa el LPS. En una realización, la asignación de los MPS y
5 LPS a intervalos comprende la asignación de un 1 a un intervalo y un 0 al otro. En el código fuente indicado más arriba, cuando el intervalo se divide para la codificación de la etiqueta de extremo de segmento (end_of_slice_flag), al MPS (valor 0) se le asigna el sub-intervalo superior. También es posible asignar el MPS al sub-intervalo inferior.
El código siguiente ilustra otro codificador ejemplar. Debe tenerse en cuenta que en el código, S es el 10 número mínimo de bytes del segmento para satisfacer la relación de límite descrita anteriormente.
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redondeada a un número entero, en que j representa un índice de columnas en un conjunto, M es el número de columnas en el conjunto, y N es una constante.
E2. El decodificador aritmético definido en B2 en que al menos uno de la pluralidad de valores para al menos uno de la pluralidad de estados está asociado a un número.
F2. El decodificador aritmético definido en E2 en que el número permite tener al menos una iteración de renormalización durante la codificación de un MPS.
G2. El decodificador aritmético definido en Z1 en que
El número de estados en la LUT es 63,
El coeficiente de adaptación es igual a 0.5/0.1875 para la potencia 1.0/63, y
La máxima probabilidad de un LPS es 0.5, y
El número de columnas en el conjunto es 4, y
Los valores en una primera columna en el conjunto están asociados a N/4.
H2. El decodificador aritmético definido en G2 en que el número N es 512.
I2. Un método de decodificación que comprende:
generar una estimación de probabilidad de que un evento de una secuencia de eventos tenga un valor determinado, en que la estimación de probabilidad que se genera en respuesta a la información de contexto correspondiente para dicho evento de la secuencia de eventos utilizando una máquina de estado de estimación de probabilidad creada por medio de
asignar probabilidades a estados de una tabla de consulta (LUT), incluyendo establecer una probabilidad para cada estado i de los estados igual a la máxima probabilidad del LPS multiplicada por el coeficiente de adaptación a la potencia i, en que i es un número para un estado determinado y el coeficiente de adaptación es inferior a 1; y generar transiciones de estado para estados en la LUT a los que se va a pasar de acuerdo con la observación de un MPS y un LPS, en que el estado siguiente al cual pasa la máquina de estado desde un estado actual cuando se observa un MPS es un estado superior siguiente al estado actual si el estado actual no es el estado superior y es el estado actual si el estado actual es el estado superior, y en el que asimismo el estado siguiente al cual pasa la máquina de estado desde un estado actual cuando se observa un LPS para una pluralidad de estados es una versión redondeada de un resultado de calcular:
número de estado actual + log(probabilidad del estado actual*el coeficiente de adaptación + (1-el coeficiente de adaptación))/ probabilidad del estado actual)/ log (el coeficiente de adaptación); y generar un evento de una secuencia de eventos en respuesta a su estimación de probabilidad correspondiente y una secuencia de información.
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