ES2552833T3 - Patrón de sincronización de tramas del flujo descendente, protegido mediante control de errores de cabecera en una red óptica pasiva de diez Gigabits - Google Patents

Abstract

Un dispositivo que comprende: un terminal de línea óptica, OLT (110), configurado para acoplarse a una pluralidad de unidades de red óptica, ONU (120), y transmitir una pluralidad de tramas del flujo descendente a las ONU (120), en donde cada una de las tramas del flujo descendente comprende una pluralidad de bloques de código de corrección de errores hacia adelante, FEC, y una pluralidad de bytes adicionales que comprenden información de sincronización que está protegida mediante un código de Control de Errores de Cabecera, HEC, y caracterizada por que la pluralidad de bytes adicionales tiene un tamaño de 24 bytes, en donde se utiliza un código HEC de 13 bits para detectar hasta tres errores de bit y para corregir hasta dos errores de bit en un campo de ocho bytes correspondiente; en donde los bloques de código FEC están codificados utilizando una codificación FEC Reed Solomon, RS, (248,x), en donde x es igual a 216 ó 232.

Description

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forma sustancialmente similar a los campos HEC descritos más arriba. El código HEC 418 puede ser una combinación de un código BCH que opera sobre aproximadamente los 63 bits iniciales de la cabecera de la trama, y un único bit de paridad.

La estructura del PON-ID 420 puede comprender un PON-ID 422 y un segundo código HEC 424. El PON-ID 422 puede corresponder a aproximadamente 51 bits de la estructura del PON-ID 420 y el código HEC puede corresponder a los restantes aproximadamente 13 bits. El PON-ID 422 puede ser asignado por el terminal OLT y utilizado por la ONU para detectar eventos de conmutación de protección o para la generación de una clave de seguridad. El segundo código HEC 424 puede estar configurado de forma sustancialmente similar a los campos HEC descritos más arriba. Concretamente, el código HEC 418 se puede utilizar para detectar/corregir errores en el contador 416 de supertramas y el segundo código HEC 424 se puede utilizar para detectar/corregir errores en el PON-ID 422.

Dado que la información de sincronización se puede encapsular en una pluralidad de bytes extra en las tramas del flujo descendente que pueden no estar codificados con FEC, a la información de sincronización incluida en los bytes extra se le puede añadir el código HEC, tal como se ha descrito en la sección 300 de trama o en la sección 400 de trama, con el fin de proporcionar una capacidad de detección/corrección de errores suficiente o aceptable para la información de sincronización en la ONU. Este esquema de codificación HEC puede proporcionar una detección/corrección de errores eficiente en una pluralidad de casos. Por ejemplo, cuando la ONU se encuentra en un contexto de fast-sleeping (reposo rápido), la ONU puede volver a bloquear cada cierto tiempo (por ejemplo, cada aproximadamente 10 microsegundos) al OLT. Así pues, pueden aparecer múltiples errores en los bytes extra no codificados con FEC (por ejemplo, aproximadamente 24 bytes) en caso de falso bloqueo. Sin embargo, puede haber una probabilidad alta de que los errores se eviten o se detecten utilizando la codificación HEC en los bytes extra.

Por ejemplo, en el caso de una tasa de errores de bit (BER) de aproximadamente 1e-03 en la transmisión en el flujo descendente PON, se puede utilizar un código HEC que comprenda aproximadamente 13 bits dentro de un campo correspondiente de aproximadamente ocho bytes en la trama del flujo descendente, como los campos HEC que se han descrito más arriba, para detectar hasta aproximadamente tres errores de bit y corregir hasta aproximadamente dos errores de bit en el campo de ocho bytes correspondiente. En este caso, la probabilidad de que se produzcan aproximadamente tres errores de bit en un campo de aproximadamente ocho bytes correspondiente después de haber utilizado el esquema HEC puede ser considerablemente pequeña, por ejemplo, igual a aproximadamente un 0,0039 por ciento. Los tres errores de bit se pueden detectar, pero no pueden ser corregidos mediante el esquema HEC. Por otro lado, la probabilidad de que se produzcan aproximadamente cuatro o más errores de bit en el campo aproximadamente ocho bytes correspondiente después de haber utilizado el esquema HEC puede ser igual a aproximadamente un 0,0001 por ciento. Sin embargo, la probabilidad de que se produzcan aproximadamente dos o menos errores de bit utilizando el esquema HEC puede ser considerablemente alta, por ejemplo, igual a aproximadamente un 99,996 por ciento. Los dos errores de bit se pueden detectar y corregir utilizando el esquema HEC.

Durante el proceso de bloqueo de la trama, la trama puede ser validada de manera eficiente mediante al menos aproximadamente dos patrones PSync corregibles en la trama recibida. Por ejemplo, la ONU puede bloquear con éxito la trama del flujo descendente si se han recibido y detectado correctamente al menos aproximadamente dos patrones Psync, como por ejemplo el patrón PSync 312, por ejemplo, en dos campos posteriores de aproximadamente ocho bytes. La probabilidad de detectar correctamente dos patrones PSync consecutivos utilizando dos códigos HEC correspondientes, como por ejemplo en el campo HEC 314, puede ser considerablemente alta, por ejemplo, igual a aproximadamente un 99,996 por ciento elevado a la segunda potencia,

o aproximadamente de un 99,992 por ciento (por ejemplo, 99,996%^2 = 99,992 por ciento). Así pues, utilizando aproximadamente 24 bytes extra que comprenden codificación HEC, tal como se describe en las FIG. 2, 3, y 4, puede permitir que la ONU bloquee la trama del flujo descendente con éxito con un nivel de certeza considerablemente alto (por ejemplo, aproximadamente un 99,992 por ciento).

Adicionalmente, la posibilidad de establecer un falso bloqueo en la ONU puede requerir que se detecten dos campos PSync posteriores que comprendan el mismo patrón fijo (por ejemplo, que comprendan los mismos errores de bit). Una situación semejante puede ocurrir con mayor probabilidad cuando pueda haber aproximadamente cuatro errores de bit en ambos patrones PSync. La probabilidad de recibir los mismos aproximadamente cuatro bits en dos bloques de aproximadamente 64 bits correspondientes (o los aproximadamente 24 bytes extra en la trama) se puede calcular mediante un coeficiente binomial que es de uno entre 64*63*62*61/(1*2*3*4), o aproximadamente un 1/635.376 por ciento. Así pues, la probabilidad de obtener dos patrones PSync falsos puede ser igual a aproximadamente un 0,0001 por ciento elevado a la segunda potencia o aproximadamente de un 1E-12 por ciento. Por lo tanto, la posibilidad de establecer un bloqueo falso puede ser aproximadamente igual al producto (1/635376)×(1E-12) o aproximadamente un 5E-19 por ciento, lo que puede ser despreciable. En un contexto de rebloqueo de reposo relativamente rápido, por ejemplo aproximadamente cada diez microsegundos, esta situación puede corresponder a la ocurrencia de un falso bloqueo cada aproximadamente 1,7e16 segundos, lo cual puede ser aceptable.

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Los componentes de red descritos más arriba se pueden implementar en cualquier componente de red de propósito general, como por ejemplo un ordenador o un componente de red con suficiente potencia de procesamiento, recursos de memoria, y capacidad de rendimiento de red para gestionar la carga de trabajo necesaria que recaiga sobre el mismo. La FIG. 8 ilustra un componente 800 de red de propósito general típico apropiado para implementar 5 uno o más modos de realización de los componentes divulgados en la presente solicitud. El componente 800 de red incluye un procesador 802 (que se puede designar como unidad central de procesamiento o CPU) que está en comunicación con dispositivos de memoria, incluyendo almacenamiento secundario 804, memoria de sólo lectura (ROM) 806, memoria de acceso aleatorio (RAM) 808, dispositivos 810 de entrada/salida (E/S), y dispositivos 812 de conectividad de red. El procesador 802 se puede implementar como uno o más chips de CPU, o puede formar parte

10 de uno o más circuitos integrados para aplicaciones específicas (ASIC).

El almacenamiento secundario 804 está típicamente constituido por una o más unidades de disco o unidades de cinta, y se utiliza para el almacenamiento no volátil de datos y como un dispositivo de almacenamiento de datos que no se pueden mantener en memoria si la RAM 808 no es suficientemente grande para contener todos los datos de trabajo. El almacenamiento secundario 804 se puede utilizar para almacenar programas que se cargan en la RAM 15 808 cuando dichos programas se seleccionan para su ejecución. La ROM 806 se utiliza para almacenar instrucciones y en ocasiones datos que son leídos durante la ejecución del programa. La ROM 806 es un dispositivo de memoria no volátil que tiene habitualmente una capacidad de memoria pequeña en relación con la mayor capacidad de memoria del almacenamiento secundario 804. La memoria RAM 808 se utiliza para almacenar datos volátiles y ocasionalmente para almacenar instrucciones. El acceso a ambas, la ROM 806 y la RAM 808, es

20 típicamente más rápido que al almacenamiento secundario 804.

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Claims (1)

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