ES2346396A1 - Metodo de fabricacion de sustratos de circuitos integrados basados en tecnologia cmos. - Google Patents
Metodo de fabricacion de sustratos de circuitos integrados basados en tecnologia cmos. Download PDFInfo
- Publication number
- ES2346396A1 ES2346396A1 ES201030475A ES201030475A ES2346396A1 ES 2346396 A1 ES2346396 A1 ES 2346396A1 ES 201030475 A ES201030475 A ES 201030475A ES 201030475 A ES201030475 A ES 201030475A ES 2346396 A1 ES2346396 A1 ES 2346396A1
- Authority
- ES
- Spain
- Prior art keywords
- stage
- manufacturing
- layer
- integrated circuits
- cmos technology
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 title claims abstract description 26
- 238000005516 engineering process Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000011810 insulating material Substances 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 239000000126 substance Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052681 coesite Inorganic materials 0.000 claims description 2
- 229910052906 cristobalite Inorganic materials 0.000 claims description 2
- 229910052682 stishovite Inorganic materials 0.000 claims description 2
- 229910052905 tridymite Inorganic materials 0.000 claims description 2
- 229910018404 Al2 O3 Inorganic materials 0.000 claims 1
- 229910007277 Si3 N4 Inorganic materials 0.000 claims 1
- 150000002894 organic compounds Chemical class 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 238000000034 method Methods 0.000 description 17
- 235000012431 wafers Nutrition 0.000 description 13
- 239000002086 nanomaterial Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000002070 nanowire Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- -1 nanocolumn Substances 0.000 description 2
- 239000002071 nanotube Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 238000002231 Czochralski process Methods 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000003245 coal Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 244000045947 parasite Species 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Método de fabricación de sustratos (1) de circuitos integrados basados en tecnología CMOS que comprende: - una primera etapa de depósito de una capa de material aislante (3) sobre al menos un soporte (2, 6), - una segunda etapa de modelado de la capa de material aislante dando lugar a al menos un foso (4) en dicha capa aislante (3), - una tercera etapa de depósito de una capa de semiconductor (5) sobre los fosos (4) obtenidos en la etapa anterior, de manera que el material semiconductor rellene los fosos (4) totalmente, - una cuarta etapa de planarización mecánico-química (CMP) que remueve la capa de semiconductor (5), depositado en la segunda etapa, hasta el nivel del borde superior de la capa aislante (3) dando lugar a un sustrato (1) que permite la fabricación de circuitos integrados basados en tecnología CMOS interconexionados tridimensionalmente.
Description
Método de fabricación de sustratos de circuitos
integrados basados en tecnología CMOS.
Esta invención se relaciona con la
nanotecnología. Más particularmente, esta invención pertenece al
ámbito de sistemas que utilizan transistores de circuitos integrados
(transistores IC), los elementos constitutivos de nuestra sociedad
basada en la información.
\vskip1.000000\baselineskip
La fabricación de dispositivos semiconductores
es el proceso usado para crear los circuitos integrados (chips de
silicio) que se encuentran en los dispositivos eléctricos y
electrónicos presentes en nuestra vida diaria. Es una secuencia
múltiple de los pasos de proceso fotolitográficos y químicos durante
los cuales los circuitos electrónicos se crean gradualmente en una
oblea hecha de material semiconductor puro. El silicio (junto con
varios semiconductores compuestos) es el material más usado en
general hoy en día en la industria de semiconductores. Una oblea
típica se fabrica partiendo de silicio extremadamente puro que se
crece en lingotes cilíndricos mono-cristalinos
(boules) de hasta 300 milímetros (algo menos de 12 pulgadas) de
diámetro usando el proceso de Czochralski. Una vez fabricados, estos
lingotes se rebanan en obleas de cerca de 0.75 milímetros de grueso
y se pulen para obtener una superficie muy regular y plana.
Una vez las obleas están preparadas, son
necesarios muchos pasos de procesado para obtener el circuito
integrado de semiconductor. Los pasos se pueden agrupar generalmente
en dos áreas.
1. "Front-end" de la línea
de proceso (FEOL, por sus siglas en inglés): se refiere a la
formación de transistores directamente en el silicio. La oblea cruda
es procesada con el crecimiento por epitaxia de una capa de gran
pureza (virtualmente sin defectos) de silicio. En los dispositivos
de lógica más avanzados, antes del paso de epitaxia de silicio, se
realizan trucos para mejorar el funcionamiento de los transistores
que se fabricarán posteriormente. Un método implica introducir un
"paso de estiramiento" en el cual una variante del silicio tal
como "silicio-germanio" (SiGe) es depositada.
Una vez se deposite el silicio epitaxial, el enrejado cristalino se
estira levemente, resultando en una movilidad electrónica mejorada.
Otro método, llamado tecnología de "silicio sobre aislante"
implica la inserción de una capa de aislamiento entre la oblea de
silicio cruda y la capa delgada de epitaxia subsecuente al silicio.
Este método da lugar a la creación de transistores con menos efectos
parásitos.
2. "Back-end" de la línea
proceso (BEOL, por sus siglas en inglés): una vez se han fabricado
los varios dispositivos semiconductores, estos deben ser
interconectados para formar los circuitos eléctricos. Este
"Back-end" de la línea proceso (BEOL - la parte
final del proceso de fabricación del circuito integrado, no
confundir con el "Back-end" de la fabricación
del chip que se refiere a las etapas de encapsulado y comprobación),
implica crear interconexiones de metal que son aislados mediante
dieléctricos.
Las nano-estructuras funcionales
han estado en uso durante muchos años. Tal uso incluye la
fabricación de transistores bipolares, inversores complementarios
usando dispositivos basados en tecnología CMOS (Complementary Metal
Oxide Semiconductor) o superredes de nanohilos
(Nano-códigos de barras, LEDs a nano escala). Estos
sistemas generalmente incorporan una nano-estructura
(nano-puerta, nanohilo, nanocolumna, nanotubos) para
fabricar el dispositivo.
Dentro de lo que hoy es considerado como
"nanotecnología", se encuentran los bien conocidos circuitos
integrados basados en tecnología CMOS (complementary metal oxide
semiconductor), que se fabrican de manera localizada y a gran escala
desde hace unas décadas. Algunos nuevos dispositivos próximos como
"Fin-FETs" también pueden ser fabricados de
forma localizada permitiendo la producción en masa.
La fabricación de otros transistores para
circuitos integrados basados en nano-estructuras
electrónicamente funcionales (nanohilos, nanocolumnas, nanotubos del
carbón) es hoy en día incompatible con la producción en gran volumen
propia de la tecnología del silicio. Por lo tanto, no se están
produciendo en masa hoy.
El estado de la técnica de la tecnología de
silicio basada en CMOS para fabricar circuitos integrados (ICs)
utiliza como sustrato obleas de silicio
mono-cristalinas. Solamente se utiliza la zona
superior (unas pocas micras de profundidad) de la superficie de la
oblea de silicio. El resto funciona solamente como soporte mecánico
y no tiene ninguna funcionalidad electrónica.
Así, el estado de la técnica de los transistores
basados en tecnología CMOS se fabrica exclusivamente sobre tales
sustratos de silicio mono-cristalino. Esto supone un
gran inconveniente para la fabricación tridimensional de
transistores basados en tecnología ya que la fabricación de
sustratos de silicio mono-cristalino requiere
temperaturas, por encima de 1000ºC, que destruirían los transistores
IC basados en tecnología CMOS.
\newpage
US 7,476,963, divulga un método de fabricación
de circuitos integrados a partir de sustratos depositados por
slip-chip. Sin embargo esta tecnología
"flip-chip" o de soldadura que es más costosa y
requiere más pasos de fabricación que el método de la presente
invención.
Por otro lado US 7,419,902 divulga un método de
fabricación de circuitos integrales inteconexionados. Sin embargo
este método no puede utilizarse conjuntamente con tecnología CMOS
(complementary metal oxide semiconductor) ya existente.
Así mismo US7,563,669 divulga la fabricación de
condensadores sobre circuitos integrados. Por lo tanto este método
se refiere a la fabricación de otros tipos de componentes
electrónicos presentes en circuitos integrados tales como
condensadores. Al tratarse de otros tipos de componentes
electrónicos (condensadores en vez de transistores), los pasos de
fabricación que se presentan son distintos de los de esta invención
y el problema que resuelve esta invención no permite la fabricación
de circuitos integrados 3D sino solo la fabricación de condensadores
y en una dimensión (1D).
Por lo tanto, existe una necesidad de un método
de fabricación simple y rentable de sustratos para transistores (IC)
basados en nano-estructuras o en tecnología
CMOS:
- -
- que permita la síntesis localizada y a gran escala de transistores, es decir, permitiendo una producción de gran volumen,
- -
- que permita la integración de transistores tridimensional (3D),
- -
- que no exceda las limitaciones térmicas requeridas para garantizar el funcionamiento y la durabilidad de dichos transistores.
- -
- que utilice las herramientas y los procesos de la fabricación estándares en la tecnología de silicio para sintetizar los transistores IC basados en silicio a gran escala, es decir, permitiendo un alto volumen de producción.
La invención se refiere a un método de
fabricación de sustratos de transistores de circuitos integrados,
basados en nano-estructuras o tecnología CMOS, de
una manera fácil y rentable que permiten la fabricación de circuitos
integrados con transistores interconexionados
tridimensionalmente.
El método de fabricación de sustratos de
transistores basados en tecnología CMOS de la invención
comprende:
- Una primera etapa de depósito de una capa de
material aislante sobre un soporte. Este soporte inicialmente
comprende diversas obleas de soporte duro, tal como Al_{2}O_{3},
SiO_{2}, Si_{3}N_{4}, o blando tal como polímeros u orgánicos,
es decir, no sólo sustratos de oblea de silicio.
- una segunda etapa de modelado de la capa de
material aislante dando lugar a fosos en dicha capa aislante,
- una tercera etapa de depósito de una capa de
semiconductor sobre los fosos obtenidos en la etapa anterior, de
manera que el material semiconductor rellene los fosos
totalmente,
- una cuarta etapa de planarización
mecánico-química (CMP) que remueve la capa de
semiconductor, depositado en la segunda etapa, hasta el nivel del
borde superior de la capa aislante
de tal manera que se obtiene un sustrato para
circuitos integrados con CMOS dando lugar a un circuito integrado
que puede interaccionar tridimensionalmente con otro, por aplicación
de las etapas primera a cuarta de obtención del sustrato de manera
cíclica, sobre dicho circuito integrado que actúa como soporte sobre
el que se deposita el material aislante de la primera etapa.
Una vez obtenido el nuevo sustrato sobre el
circuito integrado basado en tecnología CMOS, se le aplica
tecnología CMOS para la obtención de un nuevo circuito integrado, y
así se repite la secuencia de manera que se obtienen circuitos
integrados interconexionados uno sobre otro, hasta obtener el número
de circuitos integrados interconexionados tridimensionalmente
deseado.
A continuación se pasa a describir de manera muy
breve una serie de dibujos que ayudan a comprender mejor la
invención y que se relacionan expresamente con una realización de
dicha invención que se presenta como un ejemplo no limitativo de
ésta.
La Figura 1 muestra un esquema de las etapas del
procedimiento de fabricación de los sustratos semiconductores de la
invención.
La Figura 2 muestra un esquema de las etapas del
procedimiento de fabricación de circuitos integrados con
transistores interconexionados tridimensionalmente a partir de
circuitos integrados obtenidos por tecnología CMOS a partir de los
sustratos obtenidos por el procedimiento de la figura 1.
En las figuras anteriormente citadas se
identifican una serie de referencias que corresponden a los
elementos indicados a continuación, sin que ello suponga carácter
limitativo alguno:
- 1.-
- Sustrato para circuitos integrados con tecnología CMOS
- 2.-
- Oblea
- 3.-
- Capa aislante
- 4.-
- Foso
- 5.-
- Material semiconductor depositado por CVD
- 6.-
- Circuito integrado
El objeto de la invención es la fabricación de
sustratos para la fabricación de circuitos integrados basados en
tecnología CMOS. Este procedimiento permite fabricar circuitos
integrados con interconexiones en tres dimensiones. Por otro lado,
como producto final, un circuito integrado (o un circuito integrado
3D) puede ser un microprocesador de un ordenador, una memoria, parte
de una pantalla de televisión.
Ejemplo de descripción de una realización
preferida:
A continuación se procede a describir un
procedimiento de obtención de un circuito integrado basado en
tecnología CMOS con los transistores interconexionados
tridimensionalmente como el indicado en la figura 2:
- -
- una primera etapa de depósito de una capa de material aislante (3) (Si02) sobre una oblea de soporte (2) duro de Si.
- -
- una segunda etapa de modelado de la capa de material aislante dando lugar a al menos un foso (4) en dicha capa aislante,
- -
- una tercera etapa de depósito de una capa de semiconductor (5) sobre los fosos obtenidos en la etapa anterior, por deposición en fase vapor químico (CVD, "Chemical Vapor Deposition"), de manera que el material semiconductor (polisilicio) rellena los fosos totalmente,
- -
- una cuarta etapa de planarización mecánico-química (CMP, "Chemical Mechanical Polishing") que remueve la capa de semiconductor, depositado en la tercera etapa, hasta el nivel del borde superior de la capa aislante, obteniendose así el sustrato (1) del circuito integrado con tecnología CMOS,
- -
- una quinta etapa de fabricación del circuito integrado (6) con tecnología CMOS sobre el sustrato (1) obtenido en la etapa anterior,
- -
- una sexta etapa repetición de las etapas primera a la cuarta para la obtención de nuevos sustratos (1) sobre el circuito integrado (6) ya fabricado en la quinta etapa, en vez de sobre la oblea de soporte (2) duro de Si.
- -
- una séptima etapa de fabricación de un circuito integrado (6) con tecnología CMOS adicional, sobre el sustrato (1) fabricado en la sexta etapa obteniendo la fabricación de circuitos integrados unos sobre otros o 3D
- -
- una octava etapa de repetición de las etapas sexta y séptima tantas veces como se desee para seguir fabricando circuitos integrados 3D.
Claims (5)
1. Método de fabricación de sustratos (1) de
circuitos integrados basados en tecnología CMOS caracterizado
por comprender:
- -
- una primera etapa de depósito de una capa de material aislante (3) sobre al menos un soporte seleccionado entre oblea de silicio (2) o circuito integrado (6),
- -
- una segunda etapa de modelado de la capa de material aislante dando lugar a al menos un foso (4) en dicha capa aislante (3),
- -
- una tercera etapa de depósito de una capa de semiconductor (5) sobre los fosos (4) obtenidos en la etapa anterior, de manera que el material semiconductor rellene los fosos (4) totalmente,
- -
- una cuarta etapa de planarización mecánico-química (CMP) que remueve la capa de semiconductor (5), depositado en la segunda etapa, hasta el nivel del borde superior de la capa aislante (3).
2. Método de fabricación circuitos integrados
basados en tecnología CMOS caracterizado por comprender las
etapas primera a cuarta de fabricación del sustrato (1) de la
reivindicación 1, en las que en la primera etapa, el material
aislante (3) se deposita en al menos una oblea (2) de soporte
seleccionado entre duro o blando.
3. Método de fabricación según reivindicación 2
caracterizado porque la oblea es una oblea de soporte duro
seleccionado entre Al_{2}O_{3}, SiO_{2} o Si_{3}N_{4}.
4. Método de fabricación según reivindicación 2
caracterizado porque la oblea es una oblea de soporte blando
seleccionado entre material polimérico o compuesto orgánico.
5. Método de fabricación circuitos integrados
interconexionados tridimensionalmente caracterizado por
comprender las etapas primera a cuarta de fabricación del sustrato
(1) de la reivindicación 1 sobre el que se fabrica el nuevo circuito
integrado con tecnología CMOS, en las que en la primera etapa, el
material aislante (3) se deposita en al menos un circuito integrado
(6) con tecnología CMOS.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ES201030475A ES2346396B2 (es) | 2010-03-30 | 2010-03-30 | Metodo de fabricacion de sustratos de circuitos integrados basados entecnologia cmos. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ES201030475A ES2346396B2 (es) | 2010-03-30 | 2010-03-30 | Metodo de fabricacion de sustratos de circuitos integrados basados entecnologia cmos. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| ES2346396A1 true ES2346396A1 (es) | 2010-10-14 |
| ES2346396B2 ES2346396B2 (es) | 2011-09-08 |
Family
ID=42791120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES201030475A Active ES2346396B2 (es) | 2010-03-30 | 2010-03-30 | Metodo de fabricacion de sustratos de circuitos integrados basados entecnologia cmos. |
Country Status (1)
| Country | Link |
|---|---|
| ES (1) | ES2346396B2 (es) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084419A (en) * | 1988-03-23 | 1992-01-28 | Nec Corporation | Method of manufacturing semiconductor device using chemical-mechanical polishing |
| US20060071316A1 (en) * | 2004-09-24 | 2006-04-06 | Emory Garth | Three-dimensional stack manufacture for integrated circuit devices and method of manufacture |
| US20070267670A1 (en) * | 2006-05-16 | 2007-11-22 | Sailesh Chittipeddi | Integrated Circuit With A Trench Capacitor Structure And Method Of Manufacture |
| US20090011592A1 (en) * | 1999-06-24 | 2009-01-08 | Shouichi Uno | Method of manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device |
-
2010
- 2010-03-30 ES ES201030475A patent/ES2346396B2/es active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084419A (en) * | 1988-03-23 | 1992-01-28 | Nec Corporation | Method of manufacturing semiconductor device using chemical-mechanical polishing |
| US20090011592A1 (en) * | 1999-06-24 | 2009-01-08 | Shouichi Uno | Method of manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device |
| US20060071316A1 (en) * | 2004-09-24 | 2006-04-06 | Emory Garth | Three-dimensional stack manufacture for integrated circuit devices and method of manufacture |
| US20070267670A1 (en) * | 2006-05-16 | 2007-11-22 | Sailesh Chittipeddi | Integrated Circuit With A Trench Capacitor Structure And Method Of Manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| ES2346396B2 (es) | 2011-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7065890B2 (ja) | 異なるチャネル長を有する複数の縦型輸送フィン電界効果トランジスタおよびその形成方法 | |
| US20150262888A1 (en) | Semiconductor-on-insulator structure and method of fabricating the same | |
| CN1722439A (zh) | 具多晶方向的cmos逻辑闸及其形成方法 | |
| US20110140232A1 (en) | Methods of forming a thermal conduction region in a semiconductor structure and structures resulting therefrom | |
| JP5890904B2 (ja) | 機械的に柔軟なシリコン基板の製造方法 | |
| CN103003940A (zh) | 具有半导体装置和结构的系统 | |
| JP2021027186A5 (es) | ||
| TWI723054B (zh) | 半導體元件的製作方法與半導體元件 | |
| TW200947747A (en) | Manufacturing method of semiconductor device | |
| US11830757B1 (en) | 3D semiconductor device and structure with bonding | |
| CN105023909B (zh) | 提供再分布层（rdl）和硅通孔（tsv）的结构和方法 | |
| TWI706468B (zh) | 摻雜半導體鰭結構的子鰭區的方法及含該結構之裝置 | |
| TW201431003A (zh) | 具有低應力薄膜間隙之貫穿矽穿孔裝置及其形成方法 | |
| CN112242342A (zh) | 单晶硅局域soi衬底、光电器件及制备方法 | |
| US20230420283A1 (en) | Methods for producing a 3d semiconductor device and structure with memory cells and multiple metal layers | |
| CN102844850B (zh) | 用于制造贯穿衬底的微通道的方法 | |
| KR20110138184A (ko) | 열 추출 및 차폐를 위한 매립된 열전도층 | |
| US11804396B2 (en) | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers | |
| ES2346396B2 (es) | Metodo de fabricacion de sustratos de circuitos integrados basados entecnologia cmos. | |
| US11901210B2 (en) | 3D semiconductor device and structure with memory | |
| CN105390446A (zh) | 一种三维cmos集成电路的制备方法 | |
| US20230170243A1 (en) | 3d semiconductor device and structure with replacement gates | |
| US12033884B2 (en) | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers | |
| US20240128116A1 (en) | 3d semiconductor device and structure with memory | |
| CN105513944A (zh) | 半导体装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EC2A | Search report published |
Date of ref document: 20101014 Kind code of ref document: A1 |
|
| FG2A | Definitive protection |
Ref document number: 2346396 Country of ref document: ES Kind code of ref document: B2 Effective date: 20110908 |