ES2264767T3 - Calculo de coeficientes de la matriz de transmision de un sistema cdma. - Google Patents
Calculo de coeficientes de la matriz de transmision de un sistema cdma.Info
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Abstract
Un método para recibir una pluralidad de señales de datos en un sistema de comunicación de acceso múltiple con división por código, con al menos una señal de datos transmitida sobre una pluralidad de antenas transmitiendo cada antena la al menos una señal de datos usando un código de canal diferente, comprendiendo el método: recibir un vector recibido que incluye la pluralidad de señales de datos transmitidas; estimar una respuesta de canal para cada una de las señales de datos; producir códigos de canal, siendo los códigos de canal una combinación de un código de ensanche real, un código de aleatorización complejo y un signo de un multiplicador específico de código de canal, teniendo los multiplicadores específicos de código de canal valores reales e imaginarios; determinar las componentes real e imaginaria de una matriz hermitiana aproximada de respuesta de sistema usando los códigos de canal y las respuestas de canal; aplicar un aspecto real/imaginario del multiplicador específico de código de canal a las componentes real e imaginaria de la matriz hermitiana aproximada de respuesta de sistema para deducir la hermitiana de la matriz de respuesta de sistema; y estimar los datos usando el vector recibido y la hermitiana construida de la matriz de respuesta de sistema.
Description
Cálculo de coeficientes de la matriz de
transmisión de un sistema CDMA.
La presente invención se refiere a los sistemas
digitales inalámbricos de comunicaciones. Más en particular, la
presente invención se refiere a producir una matriz de respuesta de
sistema para tales sistemas.
En los sistemas de comunicaciones de acceso
múltiple con división por código, múltiples usuarios envían
comunicaciones múltiples simultáneamente. Las comunicaciones
múltiples se transmiten usando códigos de canal diferentes. Los
códigos de canal propuestos para el modo dúplex de división de
tiempo para SGPP se deducen combinando un código de ensanche con un
código de aleatorización y aplicando subsiguientemente un
multiplicador específico de código de canal. Durante la
transmisión, cada comunicación experimenta una respuesta de canal.
Un enfoque para recuperar datos de las ráfagas transmitidas es la
detección conjunta, en la cual los datos de todos los usuarios se
reciben simultáneamente. En la Figura 1 se muestra un sistema de
este tipo. Se puede usar el receptor de detección conjunta en un
equipo de usuario o estación de base.
Las comunicaciones múltiples 20, después de
experimentar su respuesta de canal, se reciben como una señal
recibida combinada en una antena 22 o conjunto de antenas. La señal
recibida es reducida a banda de base, tal como por un desmodulador
24, y se toman muestras a una velocidad de chips de los códigos o a
un múltiplo de una velocidad de chips de los códigos, por ejemplo
mediante un convertidor analógico a digital (ADC) 26 o múltiples
ADC, para producir un vector recibido, r. Un dispositivo 28
de estimación de canal usa una señal de referencia, tal como un
código de secuencia de entrenamiento o código piloto, para estimar
la respuesta de canal de las comunicaciones 20. Un dispositivo 30
de detección conjunta usa los códigos de ensanche estimados o
conocidos de las ráfagas de los usuarios y las respuestas de canal
estimadas o conocidas para estimar los datos originalmente
transmitidos para todos los usuarios como un vector de datos,
d.
El problema de la detección conjunta es
planteado como modelo por la Ecuación 1.
Ecuación
1Ad + n =
r
d es el vector de datos
transmitido; r es el vector recibido; n es el ruido
blanco aditivo gaussiano (AWGN); y A es la matriz de respuesta del
sistema, y está construida haciendo convolución de las respuestas de
canal con los códigos de canal
conocidos.
Hay dos enfoques para resolver la Ecuación 1,
uno forzar un cero (ZF) y otro un enfoque de error medio cuadrático
mínimo (MMSE). Una solución ZF, donde n se aproxima a cero,
es según la Ecuación 2.
Ecuación
2\underline{d} = (A^{H} A)^{-1} A^{H}
\underline{r}
Un enfoque de MMSE es según las Ecuaciones 3 y
4.
Ecuación
3\underline{d} = R^{-1} A^{h}
r
Ecuación 4R =
A^{H} A \ A^{H} + \sigma^{2}
I
\sigma^{2} es la varianza del
ruido, n, e I es la matriz de
identidad.
Para una solución de fuerza cero o para una
solución MMSE, se deduce la hermitiana de la matriz de respuesta
del sistema, A^{H}. El documento EP 0978951 proporciona un ejemplo
de un detector lineal multiusuario, el cual requiere que se calcule
la conjugada hermitiana de la matriz de respuesta del sistema. En el
modo TDD de 3GPP propuesto, la matriz de respuesta del sistema se
deduce usando los códigos de ensanche, el código de aleatorización,
los multiplicadores específicos de código de canal y las respuestas
de canal determinadas. El código real de ensanche se mezcla con un
código complejo de aleatorización. El resultado mezclado se
multiplica por los multiplicadores específicos de código de canal
(sean reales o imaginarios) y se hace convolución del resultado con
las respuestas de canal complejas. Después de que se ha deducido la
matriz de respuesta del sistema, se toma la hermitiana para obtener
la matriz A^{H}. Obtener la matriz A^{H} es una operación
complicada que requiere multiplicaciones de complejos. No es
deseable realizar las multiplicaciones en hardware debido al número
de transistores requerido para obtener un multi-
plicador.
plicador.
Por consiguiente es deseable tener enfoques
alternativos para generar la hermitiana de la matriz de respuesta
del sistema.
\newpage
Se tiene que determinar una hermitiana de una
matriz de respuesta de sistema. Se proporcionan los códigos de
ensanche, los multiplicadores específicos de canal y las respuestas
de impulso de canal. Los multiplicadores específicos de código de
canal tienen valores reales e imaginarios. Los códigos de canal son
una combinación de un código de ensanche real, un código complejo
de aleatorización y un signo del multiplicador específico de código
de canal. Se determinan las componentes real e imaginaria de una
hermitiana aproximada de la matriz de respuesta del sistema. Se
aplican los multiplicadores específicos de código de canal a las
componentes real e imaginaria de un resultado de las convoluciones
para deducir la hermitiana de la matriz de respuesta del
sistema.
La Fig. 1 es un diagrama de bloques simplificado
de un receptor de detección conjunta.
La Fig. 2A muestra el aparato para hacer
convolución de la parte real de la respuesta de canal.
La Fig. 2B muestra el aparato para hacer
convolución de la parte imaginaria de la respuesta de canal.
La Fig. 3 muestra el aparato para sumar las
salidas de los aparatos de las Figs. 2A y 2B a fin de obtener la
salida real e imaginaria usadas para construir la matriz de
respuesta del sistema.
La Fig. 4 muestra un circuito preferido para
entradas de árbol sumador de las Figs. 2A y 2B.
La Fig. 5 muestra un diagrama de flujo para
determinar si se soporta para el canal de difusión la diversidad de
transmisión del código espacial.
Las Figs. 6A y 6B muestran circuitos preferidos
para combinar las contribuciones de códigos para entrada en la
hermitiana de la matriz de respuesta del sistema.
La Fig. 7 muestra un circuito preferido para
determinar las direcciones de los circuitos de las Figs. 6A y
6B.
Aunque se describen las realizaciones preferidas
conjuntamente con la aplicación preferida de la invención para su
uso en un sistema de comunicación dúplex con división por tiempo de
un proyecto de asociación de tercera generación (3GPP) que usa
acceso múltiple con división por código, se puede aplicar la
invención a cualquier sistema de comunicación de acceso múltiple
con división por código. Se puede utilizar un receptor que use las
realizaciones siguientes en un equipo de usuario o en una estación
de base.
La realización preferida de la invención mezcla,
para una ráfaga recibida concreta, el código de ensanche, el código
de aleatorización, y el signo del multiplicador especifico de código
de canal, preferiblemente por una puerta
Exclusive-Or para obtener un código de canal
aproximado. Se hace convolución del código de canal aproximado con
la respuesta de canal para obtener la contribución de esa ráfaga a
una matriz aproximada B^{H} de la matriz A^{H}. Se aplica la
componente real o imaginaria de los multiplicadores específicos de
código de canal a las partes real e imaginaria de la contribución
aproximada a la matriz B^{H} para obtener la contribución de esa
ráfaga a la matriz A^{H}. Se aplican todas las contribuciones de
las ráfagas recibidas para obtener la matriz A^{H}.
Haciendo referencia a las figuras 2A y 2B, se
ilustran los diagramas de circuito 100 y 200, respectivamente, los
cuales realizan la convolución de una serie de valores de chip de
respuesta de canal reales e imaginarios con el código de canal
aproximado. Los valores de respuesta de canal se dividen en una
parte real CRR y una parte imaginaria CRI. La respuesta de canal
real CRR es procesada por el circuito 100 mientras que la respuesta
de canal imaginaria es procesada en tándem por el circuito 200.
En la Fig. 2A, el registro R_{R} es
preferiblemente un registro de desplazamiento de 16 emplazamientos,
el cual recibe la parte real de la respuesta de canal CRR. Cada
emplazamiento Ci (i = 0 a 15) del registro R_{R} tiene F bits por
emplazamiento, donde F es un tamaño de bits de datos seleccionado,
preferiblemente 10. El número de emplazamientos corresponde al
tamaño del código de canal preferido, el cual para el modo TDD de
3GPP es 16 y de otra manera es preferible una potencia de 2 en
número. El circuito 100 de la componente real incluye una serie de
componentes A1-A14, cada componente tiene un sumador
que tiene dos entradas y una única salida, la cual es la suma de
las dos entradas. Las componentes de sumador/restador
A1-A8 están configuradas preferiblemente como se
ilustra en la Fig. 4. Las componentes de sumador
A9-A14 son preferiblemente sumadores simples.
Las componentes de sumador/restador A1, A2, A3,
A4 reciben entrada de los emplazamientos impares del registro
R_{R} y realizan bien la suma o bien la resta en su par de
entradas. Similarmente, las componentes de sumador/restador y de
sumador A5, A6, A7 y A8 están acopladas al registro R_{R} para
realizar la suma o la resta en los valores de respuesta del canal,
pero sólo funcionan en los emplazamientos pares del registro
R_{R}. Colectivamente, las componentes de sumador
A1-A4, A9-A11 forman un circuito de
árbol sumador que tiene entradas definidas por las componentes
A1-A4 y una salida definida por la componente A11.
Similarmente, las componentes de sumador A5-A8,
A12-A14 forman un segundo circuito de árbol sumador.
La asociación de los circuitos de árbol sumador con el registro
R_{R} es tal que se calculan las partes reales e imaginarias de
los valores de proceso de los valores del CRR que se procesan a
través del registro R_{R}.
Actuando como una señal de control, se introduce
un código de canal CC que tiene bits CC0 a CC15 en las componentes
A1 a A8 de sumador/restador. Los códigos de canal binarios controlan
si las componentes de sumador A1 a A8 realizan una suma o una resta
dependiendo del bit de control respectivo, preferiblemente una suma
cuando el bit del código de canal CC = 0 y una resta cuando el bit
del código de canal CC = 1.
La Fig. 4 ilustra una construcción preferida de
componente de sumador de entrada A1 que tiene un sumador A1' y dos
dispositivos TC1, TC2 de complemento de dos. Las entradas CRR1 y
CRR3 reciben los valores reales de respuesta de canal contenidos en
el segundo y en el cuarto emplazamientos C1, C3 del registro
R_{R}, los cuales son procesados por los dispositivos de
complemento de dos TC1, TC2. Se realiza la suma o la resta del
valor de CCR por el sumador A1' que suma la salida de los
dispositivos TC1, TC2 de complemento de dos. Los dispositivos TC1,
TC2 de complemento de dos operan sobre los valores de entrada
pasando a través de los mismos bien el valor o su complemento de
dos al sumador A1'. El CC1 del segundo bit de la señal de control CC
del código de canal de 16 bit determina la operación realzada por
el dispositivo TC1 de complemento de dos mientras que el CC3 del
cuarto bit del código de canal determina la operación realzada por
el dispositivo TC2 de complemento de
dos.
dos.
Haciendo referencia a la Fig. 2A, el sumador A9
realiza una suma de las sumas realizadas por A1 y A2. Análogamente,
el sumador A10 suma la suma de A3 con la suma de A4, el sumador A12
realiza la suma de A5 y A6, y el sumador A13 suma A7 con A8. El
sumador A11 produce la salida AC, la parte real de los valores
reales de respuesta de canal, sumando la suma de A9 con la suma de
A10. La salida jAD, la parte imaginaria de los valores reales de
respuesta de canal, es la suma producida por el sumador A14, el cual
es la suma de las salidas de los sumadores A12 y A13.
El circuito 200 de procesamiento, mostrado en la
Fig. 2B, está construido similarmente al circuito 100 mostrado en
la Fig. 2A. Sin embargo, el registro R_{I} de desplazamiento
recibe la parte imaginaria de la respuesta de canal CRI. Las
componentes A15 a A28 corresponden con las componentes de sumador A1
a A14 para proporcionar al registro R_{I} dos circuitos asociados
de árbol sumador. Las dos salidas de los circuitos de árbol del
circuito 200 mostradas en la Fig. 2B son opuestas de las mostradas
en la Fig. 2A para el circuito 100, puesto que un valor que
corresponde a una parte real mostrado como salida BD procede de los
emplazamientos pares del registro R_{I} y un valor que
corresponde a una salida imaginaria jBC es la suma final de los
emplazamientos de número impar del registro R_{I}. Las
configuraciones de las salidas reales e imaginarias respecto a los
emplazamientos pares e impares del registro se podrían invertir por
completo, y se podrían obtener resultados idénticos.
Específicamente, con los registros R_{R} y R_{I} en posiciones
recíprocas en las Figs. 2A y 2B, se deducirían las salidas AC y jBC
de los emplazamientos pares de registro y se deducirían las salidas
BD y jAD de los emplazamientos impares de registro.
Aunque los registros de las Figs. 2A y 2B se han
representado con 16 emplazamientos cada uno, se podría lograr
generalmente la convolución de los valores de respuesta de canal
según la presente invención usando registros que tuvieran 2^{N}
emplazamientos de registro y una combinación de más o menos
sumadores todos ellos configurados en consecuencia para realizar
las sumas en los emplazamientos pares e impares de registro.
Los cuatro valores de salida AC, BD, jAD y jBC
de los circuitos 100 y 200 representan las partes real e imaginaria
de una operación de multiplicación como se muestra en la Ecuación
1:
Ecuación
1B^{H} = (A + jB) \text{*} (C +
jD)
donde A es la parte real de la
respuesta de canal, B es la parte imaginaria de la respuesta de
canal y donde C corresponde a los bits C1, C3, C5, C7, C9, C11,
C13, C15 del código de canal CC, D corresponde a los bits C0, C2,
C4, C6, C8, C10, C12, C14 del código de canal. Cada bit de código de
canal representa un valor que es puramente real o puramente
imaginario. En consecuencia, los circuitos de árbol pueden ser
cableados bien a todos los emplazamientos impares o bien a todos
los emplazamientos pares de los registros R_{R} y R_{I}. Los
árboles usados de acuerdo con la presente invención para determinar
cuales de los bits de código de canal son reales o imaginarios
eliminan la necesidad de multiplicadores, los cuales consumirían
espacio de hardware en mayor
medida.
Como se muestra en la Fig. 3, se dispone
circuitería adicional para combinar las salidas de los árboles de
los circuitos 100, 200 para producir los valores de coeficiente
correspondientes a los valores de salida reales e imaginarios de la
B^{H} aproximada y aplicar el multiplicador específico de código
de canal para obtener A^{H}. Se asocia un restador S1 con la
salida AC del circuito 100 y la salida BD del circuito 200 para
restar la parte real de la señal de respuesta de canal real
procesada y la parte real de la señal de respuesta de canal
imaginaria procesada. Se asocia un sumador A29 con la salida jBC del
circuito 200 y jAD del circuito 100 para sumar la parte imaginaria
de la señal de respuesta de canal imaginaria procesada y la parte
imaginaria de la señal de respuesta de canal real procesada. A
continuación, se pasa la suma obtenida por el sumador A29 a través
del dispositivo TC3 de complemento de dos para la salida imaginaria,
el cual produce el complejo conjugado de la matriz B.
Después de que se ha determinado la contribución
real e imaginaria de la ráfaga a la matriz B^{H}, se aplica el
aspecto imaginario/real del multiplicador específico del código de
canal para obtener la contribución de esa ráfaga a la matriz
A^{H}. Haciendo referencia a la Fig. 3, los multiplicadores
específicos de código de canal se almacenan preferiblemente en un
registro de dos bits. El bit 1 del registro representa si el
multiplicador específico de código de canal es positivo (un valor
de 0) o negativo (un valor de uno). El bit 0 en el registro
representa si el multiplicador específico de código de canal es
imaginario (un valor de uno) o real (un valor de cero).
Haciendo referencia a la Fig. 3, la contribución
real se introduce en un desmultiplexor D1. Después de aplicar el
multiplicador específico de código de canal, la contribución real a
B^{H} puede corresponder a la contribución real (Real_Real) a
A^{H} o a la contribución imaginaria (Imag_Real) a A^{H}. El
desmultiplexor D1 separa la contribución real de B^{H} en
respuesta al bit 0 del multiplicador específico de código de canal.
Si el bit 0 es un cero, la salida corresponde a Real_Real y si el
multiplicador específico de código de canal es un uno, la salida
corresponde a Imag_Real después de que se toma el complemento de 2
por un dispositivo TC4 de complemento de 2.
Análogamente, la contribución imaginaria a
B^{H} puede corresponder a la contribución imaginaria (Imag_Imag)
a A^{H} o a la contribución real (Real_Ïmag) a A^{H}. El
desmultiplexor D2 separa la contribución imaginaria de B^{H} en
respuesta al bit 0 del multiplicador específico de código de canal.
Si el bit 0 es un cero, la salida corresponde a Imag_Imag y si el
multiplicador específico de código de canal es un uno, la salida
corresponde a Real_Imag.
Después de la separación, se usa un par de
multiplexores M1, M2 para obtener las contribuciones real e
imaginaria de la ráfaga a la matriz A^{H}. Un multiplexor real M1
selecciona bien la Real_Real o bien la Real_Ïmag como la
contribución real (ah_out_real). Si el bit 0 es un cero, se
selecciona la Real_Real y si el bit 0 es un uno, se selecciona la
Real_Ïmag. Similarmente, un multiplexor imaginario M2 selecciona
bien la Imag_Imag o bien la Ïmag_Real como la contribución
imaginaria (ah_out_imag). Si el bit 0 es un cero, se selecciona la
Imag_Imag y si el bit 0 es un uno, se selecciona la Ïmag_Real. En
consecuencia, se determina la contribución de esa ráfaga a A^{H}.
Después de que se determinan todas las ráfagas, se determina la
totalidad de A^{H}. Como se ilustra en la realización preferida,
no se requieren los multiplicadores para obtener la matriz
A^{H}.
En 3GPP, se propone transmitir el canal
difundido sobre dos antenas usando un código de ensanche diferente
para cada antena, lo cual se denomina en lo sucesivo diversidad de
transmisión de código espacial (SCDT). Puesto que los mismos datos
difundidos se envían sobre los dos canales, se puede combinar la
contribución de cada canal antes de la estimación de los datos.
Además, se propone que se pueda transmitir canales de difusión
múltiple así como otros canales usando la SCTD.
La Fig. 5 es un diagrama de flujo preferido para
determinar si se requiere combinar los dos canales para soportar la
SCDT para un único BCH como se propone actualmente. El canal físico
de control común primario (P-CCPCH) es monitorizado
para determinar si se soporta el modo SCTD, SPEP1. Si no lo es,
(I_pccpch es cero), no se soporta el modo SCTD. Si lo es, un
dispositivo de detección de secuencia de entrenamiento determina si
se encuentra presente la secuencia de entrenamiento m2, STEP2. Si
m2 se encuentra presente, se soporta el modo SCTD. En caso
contrario no se soporta el modo SCTD.
Las Figs. 6A, 6B y 7 ilustran una realización
preferida para soportar la SCTD selectivamente. Se usa
preferentemente la SCTD selectiva con un BCH único, BCH múltiples y
otros canales transmitidos usando la SCTD selectiva. La Figura 6A
procesa la contribución real de los canales. Si se soporta la SCTD,
la contribución real de un primer código se denomina
ah_sctd_out_real y el segundo código ah_out_real. Si la SCTD no se
soporta, no está presente ah_sctd_out_real.
ah_sctd_out_real es una entrada a un multiplexor
M3. La otra entrada está unida a cero (0x0). Si se soporta la SCTD
(sctd_on & second_channel es un uno), se pasa ah_sctd_out_real a
un sumador A100. Si no se soporta la SCTD, se envía cero al sumador
A100. ah_out_real es también introducido en el sumador A100 para
obtener bien la contribución combinada real de los dos canales, si
se soporta la SCTD, o bien simplemente pasa el canal (ah_out_real).
(Nota: no existe primer o segundo canal si no es un canal SCDT). Se
usa la lógica de saturación SL1 para evitar que las contribuciones
combinadas rebosen la anchura de bits de la memoria. Como se
muestra en la Fig. 6A, preferiblemente se usan dos registros R1, R2
para guardar de forma intermedia temporalmente la contribución del
segundo canal (ah_out_real).
La Figura 6B procesa la contribución imaginaria
de los canales. Si se soporta la SCTD, la contribución imaginaria
de un primer código se denomina ah_sctd_out_imag y la del segundo
código ah_out_imag. Si no se soporta la SCTD, ah_sctd_out_imag no
está presente. ah_sctd_out_imag es una entrada para un multiplexor
M4. La otra entrada está ligada a cero (0x0). Si se soporta la SCTD
(sctd_on & second_channel es un uno), se pasa ah_sctd_out_imag
a un sumador A101. Si no se soporta la SCTD, se envía cero al
sumador 101. ah_out_imag es también introducido en el sumador A101
para obtener la contribución imaginaria combinada de los dos
canales, si se soporta la SCTD, o simplemente pasa el canal
(ah_out_imag). Se usa la lógica de saturación para impedir que las
contribuciones combinadas rebosen la anchura de bits de la memoria.
Como se muestra en la Fig. 6B, preferiblemente, se usan dos
registros R3, R4 para almacenar temporalmente la contribución del
primer canal (ah_out_imag).
Este enfoque de combinar los dos canales reduce
el requisito de memoria y la cantidad de tiempo requerida para
calcular el resultado final. Conforme se procesa la contribución del
segundo canal, se combina con el primer canal almacenado y se
almacena el canal combinado. En consecuencia, nunca se almacena el
segundo canal. Preferiblemente, se vuelve a escribir el canal
combinado en las direcciones del primer canal. Si no se almacena el
primer canal en una memoria de
lectura-modificación-escritura, se
usa preferiblemente dos registros R1, R2, R3, R4 como se muestra en
las Figuras 6A y 6B. Si la memoria del primer canal es una memoria
de lectura-modificación-escritura,
se usa preferiblemente sólo un registro R1, R3.
La Fig. 7 es un circuito preferido para uso
conjuntamente con las Figuras 6A y 6B para determinar la dirección
del segundo código según sea soportada la SCTD o no. Conforme se
desarrolla la matriz A^{H}, se almacena preferiblemente cada
valor producido en una dirección de memoria subsiguiente. Si se
combinan los dos primeros canales para la SCTD, las condiciones de
canal combinadas preferiblemente sobrescriben el primer canal para
reducir la memoria requerida. Como ilustración, si no se soporta la
SCTD, la dirección secuencial para el primer emplazamiento del
segundo canal puede ser la dirección 516. Si se soporta la SCTD, se
combinará ese valor con el primer canal, y se volverá a escribir en
la primera dirección de la memoria del primer canal, dirección
0.
La dirección en la que se escribe el valor de
canal determinado, cuando no se soporta la SCTD es ah_addr_write.
Una señal de control sctd_on & second_channel, indica si se
soporta la SCTD. Si se soporta la SCTD, sctd_on &
second_channel tiene un valor de cero y si no, sctd_on &
second_channel tiene un valor de uno. Se introduce la dirección en
un desmultiplexor D3. Si no se sopota la SCTD, (sctd_on &
second_channel tiene un valor de uno), se pasa la dirección a un
multiplexor M5. El multiplexor M5 pasa adelante la dirección, si no
se soporta la SCTD.
Si se soporta la SCTD, la dirección
(ah_addr_write) se introduce en un restador S2. El restador resta de
la dirección el número de valores de memoria del primer canal
(sctd_fold_dec). Para reducir el consumo de potencia cuando no se
soporta la SCTD, se usa un segundo multiplexor M6. El multiplexor M6
selecciona sctd_fold_dec para su introducción en el restador S2,
cuando se soporta la SCTD (sctd_on es un uno). Si no se soporta la
SCTD (sctd_on es un cero), se introduce en el restador S2 un cero
(0x0). La salida del multiplexor M6 es introducida en el
multiplexor M5. El multiplexor M5 selecciona la entrada restada,
cuando se soporta la SCTD.
Claims (12)
1. Un método para recibir una pluralidad
de señales de datos en un sistema de comunicación de acceso
múltiple con división por código, con al menos una señal de datos
transmitida sobre una pluralidad de antenas transmitiendo cada
antena la al menos una señal de datos usando un código de canal
diferente, comprendiendo el método:
recibir un vector recibido que incluye la
pluralidad de señales de datos transmitidas;
estimar una respuesta de canal para cada una de
las señales de datos;
producir códigos de canal, siendo los códigos de
canal una combinación de un código de ensanche real, un código de
aleatorización complejo y un signo de un multiplicador específico de
código de canal, teniendo los multiplicadores específicos de código
de canal valores reales e imaginarios;
determinar las componentes real e imaginaria de
una matriz hermitiana aproximada de respuesta de sistema usando los
códigos de canal y las respuestas de canal;
aplicar un aspecto real/imaginario del
multiplicador específico de código de canal a las componentes real
e imaginaria de la matriz hermitiana aproximada de respuesta de
sistema para deducir la hermitiana de la matriz de respuesta de
sistema; y
estimar los datos usando el vector recibido y la
hermitiana construida de la matriz de respuesta de sistema.
2. El método de la reivindicación 1, en
el que se realiza la estimación usando un algoritmo de forzar un
cero.
3. El método de la reivindicación 1, en
el que se realiza la estimación usando un algoritmo de error medio
cuadrático mínimo.
4. El método de la reivindicación 1, en
el que la determinación de las componentes real e imaginaria
comprende:
procesar la parte real de las respuestas de
canal con las componentes de canal obteniendo las partes real e
imaginaria de las respuestas reales de canal;
procesar la parte imaginaria de las respuestas
de impulso de canal obteniendo con las componentes de canal las
partes real e imaginaria de las respuestas imaginarias de canal;
restar la parte real de las respuestas
imaginarias de canal de la parte real de las respuestas reales de
canal para obtener las componentes reales; y
sumar la parte imaginaria de las respuestas
reales de canal y tomar un complemento de 2 como resultado de la
suma para obtener las componentes imaginarias.
5. El método de la reivindicación 4, en
el que la aplicación del aspecto real/imaginario de los
multiplicadores específicos de código de canal comprende:
seleccionar la componente real como una
componente real de la matriz hermitiana de respuesta del sistema,
si el multiplicador específico de código de canal es real;
seleccionar la componente imaginaria como la
componente real de la matriz hermitiana de respuesta del sistema,
si el multiplicador específico de código de canal es
imaginario;
seleccionar un complemento de 2 de la componente
real como la componente imaginaria de la matriz hermitiana de
respuesta del sistema, si el multiplicador específico de código de
canal es imaginario; y
seleccionar la componente imaginaria como la
componente imaginaria de la matriz hermitiana de respuesta del
sistema, si el multiplicador específico de código de canal es
real.
6. Un receptor para recibir una
pluralidad de señales de datos transmitidas en un formato de acceso
múltiple con división por código, comprendiendo el receptor:
medios para recibir un vector recibido que
incluye la pluralidad de señales de datos transmitidas;
medios para estimar una respuesta de canal para
cada una de las señales de datos;
medios para producir códigos de canal, siendo
los códigos de canal una combinación de un código de ensanche real,
un código de aleatorización complejo y un signo de un multiplicador
específico de código de canal, teniendo los multiplicadores
específicos de código de canal valores reales e imaginarios;
medios para determinar las componentes real e
imaginaria de una matriz hermitiana aproximada de respuesta de
sistema usando los códigos de canal y las respuestas de canal;
medios para aplicar un aspecto real/imaginario
del multiplicador específico de código de canal a las componentes
real e imaginaria de la matriz hermitiana aproximada de respuesta de
sistema para deducir la hermitiana de la matriz de respuesta de
sistema; y
medios para estimar los datos usando el vector
recibido y la hermitiana construida de la matriz de respuesta de
sistema.
7. El receptor de la reivindicación 6,
en el que los medios para estimar se realizan usando un algoritmo
de forzar un cero.
8. El receptor de la reivindicación 6,
en el que los medios para estimar se realizan usando un algoritmo
de error medio cuadrático mínimo.
9. El método de la reivindicación 6, en
el que los medios para determinar las componentes real e imaginaria
comprenden:
medios para procesar la parte real de las
respuestas de canal obteniendo con las componentes de canal las
partes real e imaginaria de las respuestas reales de canal;
medios para procesar la parte imaginaria de las
respuestas de impulso de canal con las componentes de canal
obteniendo las partes real e imaginaria de las respuestas
imaginarias de canal;
medios para restar la parte real de las
respuestas imaginarias de canal de la parte real de las respuestas
reales de canal para obtener las componentes reales; y
medios para sumar la parte imaginaria de las
respuestas reales de canal y tomar un complemento de 2 como
resultado de la suma para obtener las componentes imaginarias.
10. El receptor de la reivindicación 6, en
el que los medios para aplicar el aspecto real/imaginario de los
multiplicadores específicos de código de canal comprenden:
medios para seleccionar la componente real como
una componente real de la matriz hermitiana de respuesta del
sistema, si el multiplicador específico de código de canal es
real;
medios para seleccionar la componente imaginaria
como la componente real de la matriz hermitiana de respuesta del
sistema, si el multiplicador específico de código de canal es
imaginario;
medios para seleccionar un complemento de 2 de
la componente real como componente imaginaria de la matriz
hermitiana de respuesta del sistema, si el multiplicador específico
de código de canal es imaginario; y
medios para seleccionar la componente imaginaria
como la componente imaginaria de la matriz hermitiana de respuesta
del sistema, si el multiplicador específico de código de canal es
real.
11. Un equipo de usuario para recibir una
pluralidad de señales de datos transmitidas en un formato de acceso
múltiple con división por código, incluyendo el equipo de usuario un
receptor como el de cualquiera de las reivindicaciones
6-10.
12. Una estación de base para recibir una
pluralidad de señales de datos transmitidas en un formato de acceso
múltiple con división por código, incluyendo la estación de base un
receptor como el de cualquiera de las reivindicaciones
6-10.
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