ES2232519T3 - Procedimiento y sistema para el control y para el intercambio de datos para aparatos multimedia asi como aparato adecuado para ello. - Google Patents

Abstract

Procedimiento para el control y/o para el intercambio de datos para aparatos multimedia, especialmente aparatos de la electrónica del ocio, en el que los aparatos individuales están conectados por medio de un bus, en el que - cada aparato activado envía dentro de un primer periodo de tiempo (TAM) predeterminado mensajes a través del bus a los otros aparatos activados, - los otros aparatos activados pueden reconocer con la ayuda de los mensajes si el aparato respectivo está activado, - los otros aparatos pueden reconocer el aparato respectivo como no activo ya cuando no se ha recibido ningún mensaje al menos después de la expiración de una segunda duración de tiempo (M*TAM) predeterminada, y - un aparato, que es activado por primera vez o de forma repetida, envía mensajes propios solamente después de un periodo de tiempo, después de la activación por primera vez o repetida, que es mayor o igual a una tercera duración de tiempo (N*TAM) predeterminada, a través del bus a los otros aparatos activados.

Description

Procedimiento y sistema para el control y para el intercambio de datos para aparatos multimedia así como aparato adecuado para ello.

La presente invención se refiere a un procedimiento y a un sistema para el control y/o para el intercambio de datos para aparatos multimedia así como a un aparato adecuado para ello.

Se conocen en el pasado procedimientos y sistemas para el control y/o para el intercambio de datos para aparatos multimedia, como por ejemplo aparatos de la electrónica del ocio, en los que se utiliza una comunicación entre los aparatos individuales, por ejemplo un bus.

En el sistema Sat-Link se utiliza una comunicación entre un receptor de satélite y un registrador de vídeo. El registrador de vídeo controla en este caso en el modo de reloj, es decir, cuando está programado el registro de una emisión de un canal de emisión determinado, el circuito de sincronización del receptor de satélite, para seleccionar el canal de emisión correspondiente en el receptor de satélite. En este caso, no es posible transmitir mensajes de reconocimiento, en su lugar se transmiten exclusivamente instrucciones de control unidireccionales desde el registrador de vídeo hacia el receptor de satélite. Solamente los módulos receptores de satélite más recientes para aparatos de TV posibilitan, en combinación con un registrador de vídeo correspondiente, un mensaje de reconocimiento a través del Pin 8 del casquillo SCART. Aquí se simula una comunicación bidireccional a través de la conexión de dos comunicaciones unidireccionales. A través del Pin 8 del casquillo SCART se transmiten las instrucciones de control recibidas desde el aparato de TV al registrador de vídeo y/o al receptor de satélite conectados. De esta manera, se pueden accionar los aparatos conectados, a pesar de la sombra del receptor IR -por ejemplo, en el caso de montaje en un chasis
cerrado-.

Bajo la designación Megalogic se conoce un concepto de bus para aparatos de la electrónica del ocio, que fabrica y distribuye la Firma solicitante. En este sistema, es posible la comunicación y la conexión de aparatos como especialmente un aparato de TV, registrador de vídeo y receptor de satélite. La velocidad de los datos es aproximadamente 200 bps, la señal de datos es transmitida sobre el Pin 10 del casquillo SCART. Las comunicaciones individuales son conectadas a través de fases de colector abierto. La topología de la red está constituida normalmente por la concatenación de comunicaciones Peer-to-Peer, pero se puede realizar también eléctricamente a través de distribuidores SCART. En principio, existen 16 direcciones de aparatos fijas (0-15).

Otros buses para el control y para el intercambio de datos se basan, por ejemplo, en la Norma IEEE 1394 y posibilitan el llamado "Hot Plug & Play", es decir, que se pueden incorporar aparatos de nuevo en el bus y se pueden poner en funcionamiento, sin que sea necesaria una inicialización del nuevo aparato. También se posibilita y se conoce en el sistema una conexión y desconexión discrecional de los aparatos, puesto que los aparatos individuales presentan condiciones previas correspondientes para hardware. En estos sistemas, está planificada una especificación que cubre a los fabricantes, siendo posible conectar, por medio de comunicación digital, diferentes aparatos (DVB-STB, Internet-STB, DVD, IDVD, DVCR, Consolas de Juegos, TV, etc.).

Se conoce a partir del documento EP-A-0482951 un Master-Slave-Bus conocido en sí y por sí.

Los procedimientos y sistemas conocidos para el control y para el intercambio de datos para aparatos multimedia presentan, sin embargo, el inconveniente de que son muy sencillos -tanto con respecto al gasto necesario como también con respecto a las posibilidades disponibles (sistema Sat-Link, Mecalogic), planteando problemas especialmente el reconocimiento de procesos de conexión y desconexión de aparatos individuales dentro del sistema y, por otra parte, requieren un gasto de hardware grande (sistema según IEEE1394).

Por lo tanto, el cometido de la presente invención es indicar un procedimiento y un sistema para el control y/o para el intercambio de datos para aparatos multimedia así como un aparato adecuado para ello, que permite, con un gasto adicional reducido, una configuración casi discrecional del sistema, pudiendo accionarse los aparatos individuales del sistema de forma discrecional y pudiendo ser reconocidos en este caso en cualquier momento en el sistema.

Este cometido se soluciona en la presente invención por medio de las características de las reivindicaciones 1, 10 y 18.

En la invención se parte en este caso de la consideración de que cada uno de los aparatos incorporados en el sistema emite a intervalos de tiempo regulares un mensaje a través del bus, tan pronto como ha sido activado. A partir de este mensaje, por una parte, se puede reconocer el aparato según el modo y tipo y, por otra parte, a partir del mensaje se puede deducir que el aparato está conectado, es decir, está activo. Todos los otros aparatos activos en el sistema evalúan estos mensajes, y emiten ellos mismos mensajes de este tipo, mientras están activos. Puesto que de esta manera cada aparato activo dispone de informaciones sobre los otros aparatos activos en el sistema, los aparatos activos pueden controlar, en caso necesario, otros aparatos activos o pueden intercambiar datos con ellos.

La ventaja de la instalación según la invención se puede ver en que se pueden conectar aparatos entre sí casi sin gasto técnico de circuito adicional, para controlarse mutuamente o para intercambiar datos entre sí. Los aparatos que no deben ser accionados en ciertos instantes, se pueden separar, además, completamente de la alimentación de energía, por ejemplo de la tensión de la red, puesto que, después de una nueva activación, se informan de manera automática sobre el estado actual de los otros aparatos.

Otras ventajas de la presente invención se deducen a partir de las reivindicaciones dependientes así como de la descripción siguiente de formas de realización de instalaciones según la invención para la transmisión digital de señales de audio con la ayuda de las figuras. En este caso:

La figura 1 muestra una representación de principio de un modelo de capas para un sistema para el control y para el intercambio de datos para aparatos multimedia.

La figura 2 muestra un diagrama de principio de un sistema para el control y para el intercambio de datos para aparatos multimedia.

Las figuras 3 a 5 muestran ejemplos de realización de conexiones para procesadores, utilizados en aparatos multimedia, en un bus.

La figura 6 muestra un ejemplo de realización para la estructura de un paquete de datos elemental.

Las figuras 7 y 8 muestran ejemplos de realización para la estructura de diferentes paquetes de datos.

La figura 9 muestra la repercusión de errores de tiempo sobre paquetes de datos.

Las figuras 10 a 17 muestran ejemplos de realización para la estructura de diferentes paquetes de datos.

La figura 18 muestra un ejemplo de realización para la conformación de una memoria de configuración, y

La figura 19 muestra un ejemplo de realización para la conformación de una palabra de memoria para la memoria de configuración según la figura 18.

Para facilitar la comprensión de la presente invención se representan en las figuras solamente los componentes de las formas de realización, que son importantes con relación a la invención. Los mismos componentes en las figuras presentan los mismos signos de referencia.

En general, se pueden plantear, por ejemplo, los siguientes requerimientos en un procedimiento y un sistema para el control y para el intercambio de datos para aparatos multimedia:

Velocidad de los datos:	Hasta 100 kbps
Tipo de datos:	\hskip1cm Datos de control y del sistema
Topología:	\hskip1cm Bus
Medio de transporte:	\hskip1cm Cable
Sincronización de paquetes:	\hskip1cm Activado por los flancos
Terminal del medio:	\hskip1cm Ninguno
Organización:	\hskip1cm Peer to Peer
Tipo de comunicación:	Punto a Punto, Broadcast
Arbitraje:	\hskip1cm CSMA/CD
Direccionamiento:	\hskip1cm GUID, NodeID
Protección contra errores:	ARQ/CRC
Gestión:	Basado en Registro
Conexión / desconexión:	Hot Plug \textamp Play

A partir de los requerimientos mencionados anteriormente se deduce que los aparatos individuales se conectan a través de un cable, que se extiende de aparato a aparato. Los aparatos tienen en este caso forzosamente dos casquillos. Están exceptuados los aparatos que representan claramente aparatos terminales (por ejemplo, Camcorder).

Los aparatos se pueden conectar en cualquier momento en el bus y se pueden separar de éste (Hot Plug & Play). Las informaciones sobre los aparatos y sus propiedades son depositadas en una estructura que se puede convenir fijamente bajo una dirección de base que puede ser convenida.

A continuación se explica la estructura del sistema con la ayuda del modelo de capas ISO/OSI. De esta manera se ilustra en qué lugares se ha prescindido de ciertas propiedades para posibilitar una realización con gasto reducido.

En la figura 1 se representan las capas del presente sistema. Una Capa Física pone a disposición la transmisión de paquetes de datos individuales. Puesto que en virtud de la carga mínima de procesadores y microcontroladores utilizados en los aparatos individuales solamente están permitidas las transacciones de paquetes individuales, la Capa Física pone a disposición servicios para la transmisión de paquetes con longitud variable.

Una Capa de Enlace pone a disposición mecanismos para el acceso al medio (Capa de Acceso al Medio: Capa MAC), a la protección de errores así como a tipos de paquetes individuales. Adicionalmente, la Capa de Enlace contiene una GUID (dirección MAC de 64 bits), que no se utiliza, sin embargo, para la transmisión, puesto que esto conduce a una carga innecesariamente alta de los procesadores. Por este motivo, se predetermina un NodeID (6 bits de largo). La previsión de este NodeID es igualmente cometido de la Capa de Control de Enlace del Dispositivo
(DLC).

Para la simplificación del sistema se prescinde tanto de una Capa de la Red como también de una Capa de Transporte, como están previstas según el modelo de capas ISO/OSI. Éstas se pueden suprimir, puesto que no está previsto reunir diferentes buses con diferente tráfico de datos para formar una red. Por lo tanto, no son necesarios mecanismos enrutadores.

De la misma manera, se puede prescindir de una Capa de Sesión, que sirve para la subdivisión adicional de una comunicación, para no tener que repetir en primer lugar, en caso de fallo, la comunicación completa, y en segundo lugar para la elevación de la seguridad (codificación de sesiones individuales). Puesto que los bloques de datos previstos son pequeños, se prescinde de la Capa de Sesión. En la Capa de Presentación se define el contenido de los paquetes de datos individuales. Para el presente sistema, éstos son presumiblemente los contenidos de los registros pre-definidos (CSR) así como los comandos de control directos (Códigos RC).

En la Capa de Aplicación se definen los aparatos individuales, puesto que los aparatos individuales no son importantes con relación a la comprensión de la presente invención, se prescinde de la descripción de la Capa de Aplica-
ción.

Para la realización de la Capa Física, para evitar gastos, deben observarse dos criterios con máxima prioridad, a saber, costes adicionales de hardware lo más reducidos posible, por ejemplo a través de acopladores de bus sencillos, y la utilización de componentes que están presentes de todos modos en los aparatos a conectar, por ejemplo UART (Receptor Transmisor Asíncrono Universal). En las secciones siguientes se describen zonas parciales individuales de la Capa Física.

En la figura 2 se representa una topología posible de bus. La transmisión de bits tiene lugar con un cable según la Norma UTP de la Categoría 3 (una pareja de hilos retorcidos) con resistencia de ondas de 100 \Omega. Como casquillos se utilizan, por razones de costes, casquillos Chinch estándar. Para evitar confusiones con casquillos Sat-Link, casquillos de audio o casquillos S-VHS, se pueden utilizar también otros casquillos (por ejemplo, de trinquete). El casquillo Chinch representa, sin embargo, la variante de coste más favorable.

El bus es accionado sin terminal OA. La conexión del bus se realiza por medio de bucle a través de aparatos con dos casquillos, como por ejemplo registradores de vídeo VCR, aparatos-DVD DVD, aparatos de televisión TV y receptores de satélite Sat. Las excepciones están formadas solamente por terminales dedicados, como por ejemplo Camcorder C, que son equipados solamente con un casquillo. De esta manera, se pueden evitar los empalmes.

Como ya se ha mencionado anteriormente, solamente es posible una realización de coste favorable dentro de terminales individuales, en el caso de que se puedan utilizar los recursos existentes. Por lo tanto, un protocolo a utilizar es diseñado de tal forma que se pueden utilizar un UART existente para reducir la carga de software del procesador en los aparatos.

Por medio de una velocidad de base predeterminada del protocolo, por ejemplo 115.200 bps o bien la frecuencia de sincronización del bus que resulta de ello, y por medio de una longitud máxima predeterminada de los paquetes, por ejemplo 69 bytes, se consigue que sea posible también una evaluación del software, puesto que el procesador solamente se necesita durante un tiempo corto (6 ms) para la recepción de paquetes, porque le recepción de paquetes debe realizarse en el modo en tiempo real. Los aparatos o bien sus procesadores, para los que este tiempo es demasiado largo, pueden señalizar a través de un registro SPLIT-TIME-OUT, que se describe más adelante, la longitud máxima admisible del paquete. La ejecución siguiente de la decodificación se puede realizar dentro de la conmutación normal de la tarea del procesador.

Se pueden plantear problemas durante la utilización de UART existentes, en determinadas circunstancias, en el caso de que la frecuencia de sincronización seleccionada del bus deba ser ajena al divisor para los pulsos de reloj del procesador en los aparatos. De esta manera, resulta imposible ajustar divisores de frecuencia, de tal forma que la frecuencia de sincronización del bus (115.200 bps) se alcanza con la exactitud necesaria. Para la utilización del UART es necesaria entonces una adaptación del pulso de reloj del procesador, cuyas repercusiones sobre otros procesadores deben verificarse con exactitud.

Para la realización de una interfaz entre el terminal y el bus son posibles varias soluciones.

En una primera solución, está previsto realizar la interfaz como solución completa de software. El acceso al bus ocupa un puerto de entrada y un puerto de salida del procesador en el aparato. Esta solución se ofrece sobre todo para procesadores que no disponen de un UART interno. Para el reconocimiento del bit inicial es necesaria, por ejemplo, una entrada de interrupción activada con flanco. Después de la realización de una interrupción del bit inicial, debe permanecer el procesador en una rutina de lectura, hasta que está leído todo el cuadro de datos (= paquete). Para no cargar el procesador en una medida innecesaria, se prevé la posibilidad de bloquear la entrada de interrupción utilizada con un circuito externo para el resto del cuadro de datos. Un circuito de este tipo se explica más adelante.

Una segunda posibilidad es adecuada para procesadores o bien microcontroladores, que ponen a disposición una interfaz en serie interna (interfaz UART). En este caso, se conecta una salida (TRX) a través de un colector abierto en el bus y se utiliza una entrada (RXD) de una manera correspondiente. Se puede conseguir un bloqueo de la interrupción de interfaz igualmente a través de un circuito externo. La carga de software del procesador es claramente más reducida frente a una solución sin interfaz en serie.

Existen limitaciones con respecto a las velocidades de baudios que se pueden ajustar para el módulo UART integrado, como ya se ha indicado anteriormente. El ritmo de las velocidades de baudio se deriva desde el cuerpo de la CPU a través de conductores de hardware internos ajustables. De esta manera, se consigue un retículo de los valores posibles de las velocidades de baudio en función del microcontrolador empleado. Si está desviación resultante se encuentra fuera de las tolerancias establecidas de la velocidad de los datos del bus (en el ejemplo 115.200 bps), entonces ésta sólo se puede adaptar todavía a través de una variación del pulso de reloj del cuarzo. Si no es posible esta modificación del pulso de reloj de cuarzo por otros motivos, entonces la interfaz en serie puede / debe realizarse a través de una solución de software.

En el caso de procesadores o bien de microcontroladores de baja potencia, otra posibilidad que se ofrece consiste en utilizar un módulo UART externo para descargar el procesador. En otro caso, un módulo externo de este tipo representa un gasto de costes que no se puede subestimar, con lo que puede ser más favorable el cambio de un microcontrolador más rápido / de mayor potencia.

Para la realización del bus, se propone, como ya se ha indicado anteriormente, realizar la conexión del bus a través de una línea de bus retorcida (UTP) sin terminal. Deben evitarse los adaptadores. Los aparatos ponen a disposición dos casquillos conectados en paralelo para la transmisión. Solamente forman una excepción los terminales, como por ejemplo Camcorder. La conexión se lleva a cabo a través de una fase de colector abierto. De esta manera, 0 V es el nivel dominante (es suficiente un aparato para forzar el nivel sobre el bus) y se define como cero lógico. Las fases de colector abierto están diseñadas de alta impedancia (100 \Omega), para limitar la corriente que fluye sobre el bus también con una ocupación máxima del bus.

En las figuras 3 y 4 se representan ejemplos de realización de fases de colector abierto para una conexión de los procesadores CPU utilizados en los aparatos. La figura 3 muestra un ejemplo de realización sin bloqueo de interrupción. La figura 3 muestra un ejemplo de realización con bloqueo de la interrupción. La figura 4 muestra un ejemplo de realización con bloqueo de la interrupción. En la figura 5 se representa un ejemplo de realización de una fase de colector abierto para la conexión de un microcontrolador CPU con un UART, en el que está previsto un bloqueo de la interrupción.

El tiempo, en el que se bloquea la interrupción resulta a partir de una constante de tiempo T_{1} = R_{1} \cdot C_{1}. El tiempo de descarga para C_{1} a través del transistor TR2 debe ser menor que el tiempo de transmisión para un bit. Este último se designa a continuación como T_{e} = R_{2} \cdot C_{1}.

A través del diodo D entre la base y el colector se limita la corriente de base durante la conexión del transistor TR1. Esta corriente es descargada hacia el colector a través de la tensión de paso reducida. En el caso de desconexión, el transistor TR1 necesita mucho menos tiempo. Un diodo D adecuado es, por ejemplo, el tipo BAT 85, un diodo de conmutación especial.

La conexión en el bus se realiza a través de un casquillo B. Para la conexión en bucle del bus se puede conectar un segundo casquillo en paralelo al casquillo B representado. Las resistencias de las fases del colector abierto presentan, por ejemplo, valores de resistencia de R3 = 100 \Omega y R4 = 220 \Omega.

Para la realización tanto de un soporte UART como también de una pura solución de software, se configuran los paquetes de tal forma que al comienzo del paquete tanto puede reaccionar un UART como también se puede disparar una interrupción. Un paquete de este tipo se representa en la figura 6. El flanco descendente de un bit inicial ST dispara el proceso de lectura del paquete. Al mismo tiempo se descarga el elemento temporizador (R_{1}, C_{1}) para el bloqueo de la interrupción a través del bit cero y, por lo tanto, bloquea los flancos siguientes hasta que se ha alcanzado de nuevo el valor umbral después de una transmisión de paquetes. La exploración de los bits de datos individuales es asumida ahora por una rutina de software en procesadores sin UART y por el módulo UART incorporado del microcontrolador. Todo el cuadro de bytes está constituido, por ejemplo, por diez bits, el bit inicial ST, ocho bits de datos D0 a D7 y un bit final. Por ejemplo, se establece el bit de datos D0 como bit menos significativo, para conseguir la compatibilidad pretendida con el UART. Sin embargo, en el caso de transmisión de varios bytes, se transmite en primer lugar el byte más significativo.

Como ya se ha indicado anteriormente, hasta 69 cuadros de bytes físicos dan como resultado un cuadro de la capa física. Los cuadros de bytes son transmitidos directamente unos detrás de otros. Solamente se producen huecos entre los cuadros (intersticio de arbitraje) y entre los cuadros y el reconocimiento (intersticio de reconocimiento).

Cada cuadro recibido es reconocido por el aparato direccionado (Nodo) con una señal de reconocimiento. La distancia con respecto al cuadro precedente debe ser, por ejemplo 3 \pm 1 bit. A continuación, debe mantenerse un intersticio de al menos 20 bit \cong 175 \mus, hasta que pueda enviarse un mensaje de un aparato discrecional en la red. En este tiempo, el elemento temporizador C_{1} (figuras 4 y 5) debe haberse cargado a la tensión de funcionamiento, para que se lleve a cabo una liberación de la interrupción.

La Capa de Enlace lleva a cabo el direccionamiento de aparatos, la protección de errores así como el arbitraje del bus. Se consigue el arbitraje auténtico, es decir, la misma probabilidad y tiempo de arbitraje para todos los aparatos, a través de una constante de tiempo casual sencilla después de la expiración del intersticio de arbitraje. En combinación con CRC (protección de errores) y el reconocimiento se consigue de esta manera una transmisión segura de paquetes con un rendimiento aceptable.

Para el bus están previstos tres paquetes diferentes. Un paquete ALIVE posibilita la realización de Hot Plug & Play sin medidas de hardware adicionales. Un paquete DATA posibilita la transmisión característica de datos. Un caso especial es la transmisión de comandos de mando a distancia. Un paquete CSR posibilita finalmente la substitución de informaciones de aparatos, por ejemplo capacidades de los aparatos o estados internos de los aparatos. El paquete CSR pone a disposición también registros para transacciones (READ, WRITE, LOCK).

En la figura 7 se representa la estructura de una cabecera general. La cabecera general está constituida por dos bytes, Byte_0 y Byte_1.

El primer Byte Byte_0 determina tanto el tipo de paquete tt como también una dirección de destino dddddd. Esto facilita el filtrado rápido de los paquetes y conduce a una descarga de los procesadores en los aparatos. Los paquetes ALIVE son identificados, por ejemplo, como tipo 01, es decir, que los dos primeros bits del Byte_0 presentan una codificación de cero y uno lógicos. Si se calculan, por ejemplo, para la determinación de la topología de la red todos los aparatos conectados, entonces se pueden evaluar muy rápidamente todos los paquetes ALIVE, en cambio son rechazados otros paquetes. La dirección de destino es codificada por medio de los seis bits dddddd. Si se admite para la codificación la mitad inferior de las direcciones, es decir, el quinto bit inferior, entonces se puede direccionar como máximo un número de 32 aparatos más el 3Fh (indicación hexadecimal) como dirección de radiodifusión, que está prescrista en paquetes ALIVE. La mitad superior de las direcciones se puede prever, por ejemplo, para utilizaciones y servicios futuros como punto a multipunto.

El segundo byte byte_1 contiene un modificador mm, que o bien identifica el servicio o el tipo de la transacción y una dirección fuente ssssss, es decir, la dirección del aparato emisor. Como servicios están predefinidos ALIVE, Data y Código RC (instrucciones de mando a distancia). Otro tipo está a disposición para utilización futura. Adicionalmente, está disponible un tipo genérico, que puede remitir, por ejemplo, al byte siguiente para la descripción de otros servicios. Como transacciones están disponibles LEER, ESCRIBIR, BLOQUEO, que se describen a continuación.

A continuación se indica una codificación posible para la cabecera general:

Byte_0

2 bits tipo: tt

00 = DATOS

01 = ALIVE

10 = Solicitud CSR

11 = Respuesta CSR

6 bits de dirección de destino: dddddd

00h- 1Fh = dirección de destino del aparato (NodeID)

3Fh = Boadcast, prescrito en paquetes ALIVE

Byte_1

2 bits modificador: mm

En el caso tipo = ALIVE

00 = válido

01 = no válido

10 = reservado para uso futuro

11 = reservado para uso futuro

En el caso tipo = DATOS

00 = paquete ALIVE o RAW DAT

01 = Código RC

10 = reservado para uso futuro

11 = DATOS GENÉRICOS

En el caso tipo = solicitud CSR / respuesta CSR

00 = LEER

01 = ESCRIBIR

10 = BLOQUEO (ensayar y modificar)

11 = TRANSACCIÓN GENÉRICA

Dirección fuente 6 bits: ssssss

Para la protección de errores se emplea, por ejemplo, un código CRC de 16 bits. El código es aplicado a través de todo el paquete, pero sin bit inicial ni bit final. Como código CRC se selecciona, por ejemplo, el código definido por el ITU-T (por ejemplo, para DIC) con los datos siguientes;

Polinomio del generador:

p(x) = x^{16} + x^{12} + x^{5} + x^{0}

Codificación a través de:

crc(x) = datos(x) \cdot x^{16} mod p(X)

No es necesaria una inicialización, puesto que a través de la cabecera con al menos 2 bytes existe siempre una palabra de datos válida. Ahora se puede verificar la validez del receptor o bien

datos(X) \cdot x^{16} p(x) = crc(x)

o

(datos(x) \cdot x^{16} + crc(x))mod p(x) = 0.

Hay que tener en cuenta que la aritmética se realiza a través de GF(2) (Campo de Galois: espacio de números binarios), es decir, tiene lugar la adición y substracción de los coeficientes sin transmisión (EXOR).

Con el código CEC indicado se pueden reconocer errores típicos en redes de cables, es decir, errores de bits individuales y errores de bits dobles debidos a errores de exploración o errores de valor umbral (ruido, desplazamiento de fases) así como errores de ráfagas (interferencias EMV, por ejemplo, a través de motores eléctricos).

Los paquetes de la Capa de Enlace son confirmados a través de un paquete de reconocimiento. El paquete de reconocimiento sigue directamente el mensaje, donde el hueco de la señal (intersticio de reconocimiento) puede ser 3 \pm 1 bit. El paquete de reconocimiento está diseñado de tal forma que tanto en el caso de la comunicación punto a punto como también en el caso del mensaje de radiodifusión se posibilita un reconocimiento de la Capa de Enlace. A continuación se describen la definición exacta del reconocimiento y la evaluación en el caso del mensaje de radiodifusión. En la figura 8 se representa un ejemplo de realización posible para un paquete ALIVE. El paquete ALIVE está constituido por cuatro Bytes, Byte_0 a Byte_n-1. Byte_0 y Byte_1 corresponden a la cabecera general descrita anteriormente. De acuerdo con ello, la duración de tiempo de un paquete ALIVE es 350 \mus. De esta manera, la emisión de un paquete ALIVE por segundo para cada aparato representa una buena posibilidad de realización,
T_{AM} = 1s.

De esta manera, la ocupación del bus en el supuesto de 90 bits por paquete ALIVE (40 bit del paquete + 4 bits del intersticio de reconocimiento + 10 bits de reconocimiento + 36 bits del intersticio de arbitraje) está en el caso normal, en general, por debajo del 1%:

\newpage

\Sigma Aparatos			Ocupación del bus
2			0,16%
4			0,31%
8			0,62%
16 \; \;			1,25%
(32) \; \;			2,50%

Puesto que los paquetes ALIVE son paquetes de radiodifusión, es decir, que los paquetes ALIVE están dirigidos a todos los aparatos conectados en el bus, se acuerda un reconocimiento especial: para el reconocimiento de si al menos un aparato ha recibido el paquete ALIVE de forma correcta, se investiga el reconocimiento. Debido a la dominancia del cero lógico, se toma el siguiente acuerdo:

ACK_OK = 0Fh

ACK_ERR = FFh

Si entran los reconocimientos en tiempos diferentes, entonces se pueden interpretar los bits iniciales como cero lógico. Sin embargo, a partir de la figura 9 se deduce claramente que permanecen siempre al menos dos bits, para reconocer que al menos un aparato podría reconocer correctamente el paquete ALIVE. A tal fin se representan en la figura 9 tres reconocimientos con 0 bit, -1 bit y +1 bits de errores de tiempo. El paquete resultante Resultado muestra los dos bits restantes.

El modificador mm en el Byte_1 del paquete ALIVE es necesario para captar, en el caso de la comunicación de dos buses, los Node-ID conectados con ellos, que están presentes duplicados en determinadas circunstancias. En este caso, se indica que el Node-ID no es válido y debe tratarse de nuevo. A continuación se describe el procedimiento necesario para ello.

En la figura 10 se representa un ejemplo de realización posible para un paquete de DATOS. Los paquetes de DATOS poseen la misma cabecera general con la designación del tipo DATOS. La cabeceras general tiene 3 bytes de largo, Byte_0 a Byte_2. El Byte adicional Byte_2 está codificado de la siguiente manera:

Byte_2	ss:	identificación de la transacción de 2 bits (es prescrito por el emisor)
	IIIIII:	6 bits de longitud de los datos útiles (número de bytes sin cabecera y CRC).

Este byte adicional de la cabecera posibilita la codificación tanto de la longitud de los datos útiles IIIIII, para el ajuste del procesador de recepción y del decodificador CRC, como también la codificación de nuevos ensayos. Esto puede ser necesario cuando se recibe un paquete correctamente, pero no se envía la respuesta o ha sido interferida durante la transmisión. En este caso, por ejemplo, el aparato controlado puede haber conmutado ya un programa, pero el aparato de control puede iniciar un ensayo nuevo que conduce a un nuevo cambio imprevisto del programa. Este caso se puede evitar a través de la identificación de la transacción ss. Los otros bytes representados contienen datos útiles.

En la figura 11 se representa un ejemplo de realización posible para un paquete CSR. Los paquetes CSR representan un caso especial de los paquetes de datos y, por lo tanto, poseen igualmente una cabecera de 3 bytes de largo, Byte_0 a Byte_2. Los paquetes CSR se pueden reconocer ya en el primer bit, que está colocado en uno lógico. El segundo bit t indica si se trata de una solicitud o una respuesta. El modificador mm indica qué transacción se solicita o se contesta. La particularidad está en los dos bytes siguientes:

Byte_3	dirección de 8 bits (byte más significativo de la dirección CSR de 16 bits)
Byte_4	dirección de 8 bits (byte menos significativo de la dirección de CSR de 16 bits).

Con la dirección CSR de 16 bits se pueden direccionar 64 kBytes. Estos 64 kBytes ponen a disposición todas las propiedades específicas de los aparatos así como los lugares de la memoria para la lectura y escritura de valores. Esta estructura posibilita una consulta rápida de las propiedades del sistema así como una memorización jerárquica sencilla de todas las informaciones en la red. La arquitectura y la ocupación de la memoria de la arquitectura CSR implementada se describe más adelante. En este caso, el área de la dirección prescrita para todos los aparatos está limitada a 2kBytes. Los otros bytes representados contienen datos útiles.

La Capa de Acceso al Medio debe poner a disposición el acceso auténtico a los aparatos individuales, con un rendimiento al mismo tiempo optimizado. Puesto que el bus no debe requerir hardware adicional para la Capa Física y la Capa de Enlace, debe simplificarse en gran medida el mecanismo de acceso. A tal fin, se puede emplear, por ejemplo, un mecanismo CSMA/CD (Detección de Colisión de Acceso Múltiple en el Sentido de la Portadora).

El cuadro físico presenta, como se ha descrito anteriormente, dos llamados GAPs (huecos de señales), que determinan el comportamiento del sistema, a saber, el GAP de reconocimiento y el GAP de arbitraje. Estos huecos de señales controlan el acceso al Medio (Bus). Los aparatos individuales detectan los paquetes de entrada a través del flanco descendente del bit inicial después de un número establecido de unos lógicos. Después de la liberación de la interrupción, o bien para la recepción de un paquete nuevo o para la emisión, que se lleva a cabo después de aproximadamente 20 ciclos binarios, un aparato preparado para la emisión tiene que esperar todavía un número aleatorio de ciclos binarios antes de que se inicie el proceso de emisión. Inmediatamente antes de la emisión se controla de nuevo si el canal está todavía libre. El número aleatorio de ciclos binarios que deben esperarse no es seleccionado, para la simplificación del sistema, en cada proceso de emisión, puesto que a tal fin sería necesario un generador adicional de números aleatorios. En su lugar, está previsto que el NodeID, que es predeterminado de forma aleatoria, como se ha descrito anteriormente, indique directamente el intervalo de tiempo adicional. De esta manera, el hueco máximo entre dos paquetes es 20 + 32 = 52 bits (para el caso de que se admitan como máximo 32 aparatos), a partir de lo cual se deduce como término medio un hueco de 20 + 16 36 bits.

El cometido de la Capa del Control de Dispositivos es la provisión del NodeID. Cada aparato está fijado por medio de un GUID de 64 bits, que puede estar constituido de la siguiente manera:

Byte 0-2:	ID de distribución de 3 bytes (ID del vendedor)
	\hskip1cm 0x00D0D5h = ID de distribución de la solicitante
Byte 3-7:	ID de la estación de 5 bytes (ID del dispositivo)
	\hskip1cm 0xAAAAXXXXXXh = ID de distribución de la solicitante
	\hskip1,1cm AAAAh: Desigual 0xFFFEh y 0xFFFFh
	\hskip1,1cm XXXXXXh: opcional.

En la provisión del ID de la estación hay que procura que corresponda al esquema general en la provisión de direcciones de aparatos del fabricante respectivo. La dirección MAC unívoca de esta manera para cada aparato no es adecuada para la utilización en la Capa Física del bus, puesto que el número de aparatos direccionables y, por lo tanto, la longitud de la dirección es demasiado grande. Por lo tanto, dentro de bus se asigna el Node-ID, que tiene solamente 6 bits de largo, como se ha descrito anteriormente en conexión con las cabeceras de los paquetes.

Para asegurar la aleatoriedad del intersticio de arbitraje GAP y para la reducción adicional de la colisión se asigna de una manera aleatoria el NodeID. En este caso, la aleatoriedad no está estrictamente especificada y, por lo tanto, no tiene que ser generada a través de un generador de números aleatorios. En su lugar, son suficientes los contenidos aleatorios de los registros o simplemente el bit 6 de la dirección MAC como valor inicial.

Antes de que se pueda utilizar el Node-ID seleccionado de esta manera, el aparato debe esperar una duración de tiempo de

N \cdot T_{AM}

con N = 3 y T_{AM} = intervalo de paquete ALIVE

De esta manera, se asegura que se reciban paquetes ALIVE por todos los aparatos y, por lo tanto, se conozcan todos los Node-IDs ya asignados. Si el Node-ID seleccionado por el aparato ya está presente, entonces debe intentarse otros, por ejemplo, a través de la adición del número primo 17 (adición mod 32). Se selecciona el primer Node-ID a utilizar libre de colisión y se da a conocer con paquetes ALIVE correspondientes en la red.

Con este mecanismo de la previsión de Node-IDs se puede conseguir el objetivo, acorde con el cometido, del Hot Plug & Play sin mucho gasto. Un aparato se anuncia a través de sus paquetes ALIVE en la red y de esta manera es accesible para todos los interlocutores de la comunicación. En virtud de la arquitectura CSR, que se describe todavía más adelante, todos los aparatos conocen ahora dónde se puede encontrar la información requerida. Si se retira o desconecta un aparato del bus, entonces no se reconocen ya otros paquetes ALIVE. Se considera que el aparato está dado de baja cuando después de un intervalo de tiempo de

M \cdot T_{AM}

con M = 2

intervalos, no se ha podido recibir ya ningún paquete ALIVE. Después de una baja, debe anunciarse de nuevo un paquete, como se ha descrito anteriormente, pero hay que tratar de utilizar de nuevo el último Node-ID válido. Esto se ocupa de que procesos de conexión / desconexión de muy corta duración, eventualmente imprevistos no carguen todos los aparatos, sino que no sean apreciables por los aparatos que no están implicados en la comunicación. Para posibilitarlo, debe memorizarse el NodeID utilizado en cada caso en una memoria no volátil del aparato respectivo, que está asociado, por ejemplo, al procesador de aparatos, después de que ha sido establecido y reconocido como válido después del primer proceso de anuncio. Pero, en general, los aparatos se pueden desconectar totalmente en el caso de desconexión o baja, es decir, que el aparato se puede separar totalmente de la tensión de la red. Esto es posible porque hasta la nueva conexión del aparato, se considera que éste no está presente en la red, puesto que solamente es reconocido a través de sus paquetes ALIVE, y porque después de una nueva conexión, el aparato puede informarse a través de la evaluación de los paquetes ALIVE de los otros aparatos activos sobre el estado actual de la red en corto espacio de tiempo. Esto es posible en corto espacio de tiempo, puesto que los paquetes ALIVE, son emitidos, como se ha descrito anteriormente, aproximadamente una vez por segundo desde cada aparato activo.

El estado de la red puede ser verificado de forma regular por aparatos individuales, según su capacidad de potencia o solamente pueden ser consultados en el caso de transacciones pretendidas.

El modo de proceder descrito anteriormente para la provisión de Node-IDs funciona dentro de un bus. En el caso de conexión conjunta de dos buses (aparato de TV y registrador de vídeo con receptor analógico y digital por satélite), puede suceder que aparezcan Node-IDs dobles, aunque los NodeIDs individuales hayan sido asignados de una manera correcta. Si aparece durante la evaluación de los paquetes algún paquete, que contiene como dirección fuente el NodeID propio, entonces este Node-ID está asignado doble. En este caso, en los paquetes ALIVE propios, se coloca el modificador mm, como se ha descrito anteriormente, en NO VALIDO y ambos aparatos se anuncian de nuevo en la red de acuerdo con los mecanismos descritos.

La arquitectura CSR se puede establecer, por ejemplo, de acuerdo con la Norma IEEE 1212 con el nombre "Arquitectura de Registros de Control y de Estado (CSR) para Buses de Microordenador". La arquitectura CSR define como se puede hacer reaccionar a aparatos, que están conectados en un bus o en una red. La arquitectura CSR parte de que los aparatos poseen registros, cuyo contenido puede ser leído a través de la red con una instrucción de lectura y cuyo valor se puede modificar a través de una instrucción de escritura. La arquitectura CSR define un cuadro de dirección general de 64 bits y un área de dirección de registro de al menos 2bByte de tamaño. Éste se divide en un área de Registro-Cor (0 a 511 bytes), un área de Registro Dependiente del Bus (512 a 1023 Bytes) y un área de Memoria Sólo de Lectura (ROM) (1024 a 2048 Bytes). El área de dirección de registro CSR es virtual y se puede reproducir sobre el área de direcciones de los microcontroladores o procesadores en los aparatos. No obstante, es admisible y a menudo también es conveniente una reproducción discrecional, puesto que la mayoría de las veces solamente se implementan algunos de los registros posibles.

El acceso de lectura a los registros (y la ROM) se lleva a cabo a través de la transacción de LECTURA. Con las transacciones de ESCRITURA y BLOQUEO se pueden modificar los contenidos de los registros. Una transacción consta siempre de dos mensajes, una Solicitud CSR y una Respuesta CSR.

Cada aparato en la red puede acceder por medio de las transacciones LECTURA / ESCRITURA / BLOQUEO a los registros de cualquier otro aparato. A tal fin, el solicitante envía una solicitud CSR al aparato de destino. El mensaje de solicitud contiene, entre otras cosas, la dirección de registro, el número de los bytes a leer o bien a modificar y los datos, en el caso de una solicitud de escritura. El aparato de destino contesta con una respuesta CSR correspondiente, que contiene el estado del resultado de la transacción, los bytes transferidos y los datos, en el caso de una solicitud de lectura.

La Norma IEEE 1212 define el registro, en principio, con una anchura de la palabra de 32 bits. Independientemente de ello, los accesos de escritura y de lectura pueden comprender un número discrecional de bytes. Para el presente ejemplo de realización, se prevé admitir también registros con una anchura de la palabra de 8 bits.

Se puede conseguir un alto grado de tolerancia a errores porque la solicitud y la respuesta CSR son aseguradas a través del CRC y del reconocimiento de la capa de Enlace. Adicionalmente se define un tiempo límite de la transacción, dentro del cual debe enviarse la respuesta. En otro caso, debe repetirse la transacción con la misma identificación de la transacción. Por ejemplo, se prevé un tiempo límite de la transacción de 500 ms, pudiendo adaptarse este valor a través del llamado registro SPLIT_TIMEOUT.

La transacción de ESCRITURA está constituida por la solicitud de ESCRITURA y la respuesta de ESCRITURA correspondiente. Una forma de realización posible de la solicitud de ESQUITURA se representa en la figura 12. A la dirección siguen dos bytes menores que los indicados en el Byte Byte_2, puesto que la longitud indicada en IIIIII contiene el registro de direcciones, Byte_3 y Byte_4. La identificación de la transacción tt puede ser seleccionada de una manera discrecional por el emisor y sirve para posibilitar la asociación a la respuesta.

El aparato de destino debe enviar al solicitante una respuesta con la misma identificación de la transacción tt. El Campo del Código de Respuesta rrrr en el Byte Byte_3 señaliza el éxito o la causa del error. Una forma de realización posible de la respuesta de ESCRITURA se representa en la figura 13. El Campo del Código de Respuesta puede tener, por ejemplo, el siguiente significado:

rrrr:	0000	Solicitud procesada con éxito
	0100	Conflicto de recursos, se puede repetir la solicitud
	0101	Error de hardware, datos no disponibles
	0110	Ningún acceso (por ejemplo, Registro ROM)
	0111	Acceso a registro no existente

La transacción de LECTURA está constituida por la Solicitud de LECTURA y por la respuesta de LECTURA correspondiente. Una forma de realización posible de la solicitud de LECTURA se representa en la figura 14. La identificación de la transacción tt puede ser seleccionada de una manera discrecional por el emisor y sirve para posibilitar el acceso a la respuesta. La longitud IIIIII indicada en el Byte Byte_2 se refiere a la longitud del paquete de respuesta. El número de los bytes a leer está en el Byte Byte_5. Los Bytes Byte_3 y Byte_4 contienen el registro de direccio-
nes.

Una forma de realización posible de la respuesta de LECTURA se representa en la figura 15. El aparato de destino debe enviar al solicitante un respuesta con la misma identificación de la transacción tt. El Campo del Código de Respuesta rrrr en el Byte Byte_3 señaliza el éxito o la causa del error. A partir del Byte Byte_4 siguen los datos. El número de Bytes es uno menor que el valor indicado en el Byte Byte_2, puesto que éste incluye al mismo tiempo el Campo del Código de Respuesta, Byte_3. El número de los Bytes transmitidos en el mensaje de respuesta puede ser menor que en la solicitud, pero nunca mayor. La importancia del Código de Respuesta rrrr corresponde a la importancia indicada anteriormente del código de respuesta rrrr en conexión con la transacción de ESCRITURA.

La transacción de BLOQUEO representa una llamada transacción de LECTURA / MODIFICACIÓN / Escritura, de la que son posibles numerosas formas de realización. Especial importancia tiene la transacción COMPARAR / CANJEAR, que presenta dos operandos de entrada, los datos de la comparación y los datos de fijación, así como un valor del resultado. Compara en primer lugar los datos de la comparación, emitidos en la solicitud, con el contenido actual del registro. En el caso de igualdad, se describen los registros con datos de fijación, en caso de desigualdad, se mantienen inalterados los contenidos de los registros. El valor de retorno es en cualquier caso el valor antiguo del registro.

La instrucción de BLOQUEO permite asignar de una manera unívoca varios aparatos, recursos de un aparato individual. Esto se consigue leyendo en primer lugar el valor de registro antiguo con una transacción de LECTURA y utilizando a continuación, en el caso de la fijación del registro con la transacción de BLOQUEO en el nuevo valor deseado, el valor leído previamente como valor de la comparación. La transacción de BLOQUEO solamente se realizará con éxito cuando el contenido del registro entre las instrucciones de LECTURA y de BLOQUEO no haya sido modificado por un tercer aparato.

En oposición a la Norma IEEE 1212, que permite la transacción de BLOQUEO al registro de 32 bits y de 64 bits, se prevé definir la transacción de BLOQUEO para una anchura de la palabra de 8 bits y de 32 bits. La transacción de BLOQUEO está constituida por la solicitud de BLOQUEO y por la respuesta de BLOQUEO correspondiente. Una forma de realización posible de la solicitud de BLOQUEO se representa en la figura 16. La identificación de la transacción tt puede ser seleccionada de una manera discrecional por el emisor y sirve para posibilitar la asociación a la respuesta. Hay que procurar que la longitud IIIIII indicada en el Byte Byte_2 contiene la dirección así como el número de Bytes para los datos de la comparación y los datos de fijación Ambos deben tener siempre la misma
longitud.

Una forma de realización posible de la respuesta de BLOQUEO se representa en la figuras 17. El aparato de destino debe enviar al aparato solicitante una respuesta con la misma identificación de la transacción tt. El Campo del Código de Respuesta rrrr en el Byte Byte_3 señaliza el éxito o la causa del error, como se ha descrito anteriormente. A partir del Byte Byte_4 siguen datos como se indica en la indicación de la longitud IIIIII en el Byte Byte_2. La estructura de la solicitud de BLOQUEO corresponde a la de la solicitud de ESCRITURA y la del paquete de la respuesta de BLOQUEO corresponde a la de la respuesta de LECTURA.

Para la administración de la red, de la configuración de los aparatos y de la activación de las unidades funcionales se utilizan los registros CSR. El área de direcciones CSR está dividida a tal fin en varias zonas:

0000h-01FFh	Núcleo CSR	Registros estándar para el control del bus
0200h-03FFh	Bus	Registros específicos del bus
0400h-07FFh	CSR-ROM	Configuración de CSR
0800h-FFFFh	FCP	Control de la función

Las dos primeras zonas hasta la dirección 03FFh sirven para la administración de la red y se describen a continuación. También se describe a continuación la estructura y las posibilidades de área CSR-ROM. Para mostrar cómo se pueden realizar ampliaciones del área de registro, se menciona en la división de la memoria realizada anteriormente a modo de ejemplo el área de registro para el Protocolo de Control de la Función (FCP) según IEC 61883. A través de FCP se desarrolla, por ejemplo, el Protocolo AV/C-CTS (Conjunto de Comandos de Control / Audio Vídeo y Transacción), que contiene protocolos para la activación de todos los aparatos usuales de la electrónica del
ocio.

El núcleo CSR y los registros específicos del bus sirven esencialmente para la administración de la red. En el área de direcciones dividida se prescriben unos pocos registros:

\newpage

0	STATE_CLEAR	información de estado y control
4	STATE-SET	\hskip1cm fija los bits de STATE_SET
8	NODE_IDS	\hskip1cm requerido
12	RESET_START	requerido (reposición_comando)
24	SPLIT_TIMEOUT_HI	tiempo límite de la solicitud de división (segundos)
28	SPLIT_TIMEOUT_LO	como antes (fracción de segundos)
36	ARGUMENTO	interfaz de ensayo r/w diagnóstico
128 - 188	MESSAGE_REQUEST	dirección de destino de los mensajes
192 - 252	MESSAGE_REQUEST	como anteriormente

Los dos registros STATE_CLEAR y STATE_SET sirven tanto como indicación de estado como también para el control del estado de funcionamiento del nodo de la red. Definen, entre otras cosas:

STATE = el aparato está en-línea (1) o se encuentra todavía en la fase de inicialización

OFF = el aparato se encuentra en el modo de disponibilidad.

El registro NODE-IDS sirve esencialmente para la administración de varias redes y buses conectados en red, puesto que, además del Node-ID, define también el ID de la red. El registro RESET_START permite una nueva inicialización del nodo de la red.

Por Transacciones Divididas se entienden transacciones, que están constituidas por mensajes de solicitud y respuesta separados en el tiempo, como sucede siempre para las transacciones descritas anteriormente. Esto tiene la ventaja para el aparato de destino de que se pueden adaptar las demandas de tiempo a procesamiento de una solicitud de la capacidad de procesamiento del aparato. Con los registros SPLIT_TIMEOUT el aparato indica la longitud que se necesita como máximo para el procesamiento de una solicitud, por lo tanto una aparato que consulta sabe durante cuanto tiempo debe esperarse la respuesta. Como segunda función se puede modificar el tiempo límite desde el exterior a través del registro SPLIT_TIMEOUT, lo que presupone siempre, sin embargo, una cooperación del aparato de destino. Los registros ARGUMENTO y MENSAJE son opcionales, su función no está especificada de una manera unívoca previa.

Para el bus propuesto es conveniente definir otros registros, por ejemplo registros que establecen de una manera unívoca qué conexión de enchufe se utiliza:

Registro de enchufe	para conexión de enchufe Chinch
Registro de enchufe	para conexión de enchufe SCART

El cometido de la configuración ROM es la descripción de los aparatos con relación a sus propiedades estáticas. A ello pertenecen la ID Globalmente Única (GUID), con la que se puede identificar cada aparato de una manera unívoca y, por otra parte, una descripción de las propiedades de los aparatos. Ambas informaciones posibilitan conjuntamente ya el Hot Plug & Play pretendido.

La configuración ROM está constituida por una pluralidad de entradas de 32 bits, que se llaman también Quadlets. El área ROM está dividida en dos áreas parciales, el Bloque de Información del Bus y el Directorio Raíz, como se representa, por ejemplo, en la figura 18. El Directorio Raíz contiene habitualmente otros índices con información de descripción del sistema.

La primera palabra W1 del Bloque de Información del Bus contiene los siguientes parámetros:

Longitud de la información	Longitud del Bloque de Información del Bus
	medida en Quadlets
Longitud CRC \hskip1.8cm Número de Quadlets que están protegidos por el
	CRC siguiente
CRC	CRC de 16 bits (como se ha descrito ya anteriormente)

La segunda palabra W2 contiene el nombre de la Norma del Bus, codificado en caracteres ASCII, por ejemplo GRL1. La tercera palabra W3 es específica del bus y se puede definir según las necesidades. Debería estar presente al menos un campo max_rec, que determina la longitud máxima admisible de los mensajes. El campo max_rec puede estar contenido en el segundo Byte del Quadlets W3. La cuarta y la quinta palabra W4 y W5 contienen la ID Globalmente Única, que está constituida por la identificación del fabricante de 24 bits seguida por un número de aparato de 40 bits.

La estructura del Directorio Raíz, lo mismo que la estructura de todos los otros directorios, se puede realizar como se propone en la Norma IEEE 1212. Cada directorio comienza con una cabecera de directorio W6 de 32 bits. Ésta está constituida por dos entradas de 16 bits, la primera de las cuales (longitud de la raíz) indica el número de Quadlets siguientes con información del directorio y la segunda (CRC Raíz) contiene el CRC sobre el directorio.

Cada entrada del directorio Wn tiene una anchura de 32 bits y se divide en dos bits para el tipo, seis bits para la clave y 24 bits para el valor, como se representa en la figura 20. Las informaciones, que tienen una longitud mayor que 24 bits, son depositadas directamente en los 24 bits del valor del campo. El tipo está colocado en este caso en 00. Los datos más largos, como por ejemplo los textos, son direccionados de forma indirecta. En tales casos, el campo del valor contiene una desviación en Quadlets hacia los datos propiamente dichos. El tipo está colocado en este caso en 01. Los Tipos HOJA, colocado el tipo de 10, y DIRECTORIO, colocado el tipo en 11, permiten a través de la formación de sub-directorios, u almacenamiento estructurado de las informaciones, En HOJA, el campo del valor contiene una desviación hacia un Directorio de Hoja, en DIRECTORIO, el campo del valor contiene una desviación hacia un directorio.

Aunque una gran parte de las codificaciones posibles para el campo de la clave de seis bits de largo está predeterminada fijamente (IEEE 1212), se pueden definir libremente ocho claves.

La presente invención ha sido descrita hasta ahora con relación a aparatos multimedia, especialmente aparatos de la electrónica del ocio. No obstante, está claro que también se pueden accionar otros aparatos en el bus descrito, en el caso de que dispongan de un microcontrolador o procesador adecuado, que se puede utilizar para la evaluación descrita anteriormente de paquetes de datos.

Claims (17)

1. Procedimiento para el control y/o para el intercambio de datos para aparatos multimedia, especialmente aparatos de la electrónica del ocio, en el que los aparatos individuales están conectados por medio de un bus, en el que

-

cada aparato activado envía dentro de un primer periodo de tiempo (T_{AM}) predeterminado mensajes a través del bus a los otros aparatos activados,

-

los otros aparatos activados pueden reconocer con la ayuda de los mensajes si el aparato respectivo está activado,

-

los otros aparatos pueden reconocer el aparato respectivo como no activo ya cuando no se ha recibido ningún mensaje al menos después de la expiración de una segunda duración de tiempo (M*T_{AM}) predeterminada, y

-

un aparato, que es activado por primera vez o de forma repetida, envía mensajes propios solamente después de un periodo de tiempo, después de la activación por primera vez o repetida, que es mayor o igual a una tercera duración de tiempo (N*T_{AM}) predeterminada, a través del bus a los otros aparatos activados.

2. Procedimiento según la reivindicación 1, caracterizado porque la primera duración de tiempo (T_{AM}) es menor que la segunda duración de tiempo (M*T_{AM}) y la tercera duración de tiempo (N*T_{AM}) y/o la tercera duración de tiempo (N*T_{AM}) es mayor que la segunda duración de tiempo (M*T_{AM}).

3. Procedimiento según la reivindicación 1 ó 2, caracterizado porque los mensajes de cada aparato activado presentan un componente que describe las propiedades del aparato.

4. Procedimiento según una de las reivindicaciones 1 a 3, caracterizado porque cada aparato activado presenta una identificación unívoca (NodeID), y porque la identificación unívoca (NodeID) es componente de los mensajes del aparato.

5. Procedimiento según la reivindicación 4, caracterizado porque la identificación unívoca (NodeID) es fijada de una manera aleatoria.

6. Procedimiento según la reivindicación 4, caracterizado porque la identificación unívoca (NodeID) es derivada a partir de una identificación unívoca de orden superior (GUIDE), conteniendo la identificación unívoca de orden superior (GUIDE) más información que la identificación unívoca (NodeID).

7. Procedimiento según una de las reivindicaciones 4 a 6, caracterizado porque cada aparato, que es activado por primera vez o de forma repetida, solamente establece su identificación unívoca (NodeID) después de un periodo de tiempo, que es mayor o igual que el tercer periodo de tiempo (N*T_{AM}), evaluando durante este periodo de tiempo los mensajes de los otros aparatos activados, para establecer las identificaciones unívocas (NodeID) contenidas en ellos, para establecer su identificación unívoca (NodeID) diferente de las identificaciones unívocas (NodeID) establecidas de los otros aparatos activos.

8. Procedimiento según una de las reivindicaciones 1 a 7, caracterizado porque los aparatos activos evalúan de una manera continua los mensajes de los otros aparatos activos.

9. Procedimiento según una de las reivindicaciones 1 a 7, caracterizado porque los aparatos activos solamente evalúan los mensajes de los otros aparatos activos antes de controlarlos y/o antes de intercambiar datos con ellos.

10. Sistema instalado para controlar aparatos multimedia, especialmente aparatos de la electrónica del ocio y/o para intercambiar datos entre tales aparatos multimedia, estando conectados los aparatos individuales por medio de un bus y estando instalado el sistema de tal forma que

-

cada aparato presenta una interfaz de bus y un procesador, a través de los cuales envía mensajes dentro de una primera duración de tiempo (T_{AM}) predeterminada, a través del bus a los otros aparatos,

-

los otros aparatos reciben los mensajes enviados con sus interfaces de bus y los evalúan por medio de los procesadores,

-

la evaluación de los mensajes indica qué aparatos están activados,

-

los aparatos son reconocidos como no activos cuando después de la expiración de una segunda duración de tiempo (M*T_{AM}), que corresponde al menos a la duración de tiempo (T_{AM}) predeterminada, no se ha recibido ningún mensaje desde el aparato respectivo, y

-

un aparato, que es activado por primera vez o de forma repetida, solamente emite mensajes propios después de una tercera duración de tiempo (N*T_{AM}), que es mayor o igual que la primera duración de tiempo (T_{AM}), por medio de su interfaz de bus a través del bus.

11. Sistema según la reivindicación 10, caracterizado porque los mensajes de cada aparato activado presentan un componente, que describe las propiedades del aparato, estando memorizadas las propiedades en una memoria del aparato respectivo.

12. Sistema según la reivindicación 10 u 11, caracterizado porque cada aparato activado presenta una identificación unívoca (NodeID), y porque la identificación unívoca (NodeID) es componente de los mensajes del aparato, estando memorizada la identificación unívoca (NodeID) en una memoria del aparato respectivo.

13. Sistema según la reivindicación 12, caracterizado porque la identificación unívoca (NodeID) se establece por medio de un generador aleatorio.

14. Sistema según la reivindicación 12, caracterizado porque la identificación unívoca (NodeID) es derivada a través del procesador a partir de una identificación unívoca de orden superior (GUIDE), estando memorizada la identificación unívoca de orden superior (GUIDE) en una memoria del aparato y conteniendo más informaciones que la identificación unívoca (NodeID).

15. Sistema según una de las reivindicaciones 12 a 14, caracterizado porque cada aparato, que es activado por primera vez o de forma repetida, solamente establece su identificación unívoca (NodeID) después de un periodo de tiempo, que es mayor o igual que el tiempo predeterminado, por medio de su procesador, siendo evaluados durante el periodo de tiempo los mensajes de los otros aparatos activos para establecer las identificaciones unívoca (NodeID) contenidas en ellos, con el fin de establecer la identificación unívoca (NodeID) diferente de las identificaciones unívocas (NodeID) establecidas de los otros aparatos activos.

16. Sistema según una de las reivindicaciones 10 a 15, caracterizado porque los aparatos activos evalúan de una manera continua los mensajes de los otros aparatos activos por medio de sus procesadores.

17. Aparato multimedia, especialmente aparatos de la electrónica del ocio, instalado para controlar otros aparatos multimedia de este tipo y/o para intercambiar datos con otros aparatos multimedia de este tipo, estando equipado el aparato con una interfaz de bus y con un procesador, y estando instalado de tal forma que

-

el aparato envía en el estado activado dentro de una primera duración de tiempo predeterminada (T_{AM}) por medio del procesador mensajes a través de la interfaz del bus,

-

el aparato recibe mensajes que entran en la interfaz del bus y los evalúa por medio del procesador,

-

la evaluación de los mensajes indica que están activados otros aparatos,

-

los aparatos son reconocidos como no activos cuando después de la expiración de una segunda duración de tiempo (M*T_{AM}), que corresponde al menos a la primera duración de tiempo (T_{AM}) predeterminada, no se ha recibido ningún mensaje desde los aparatos, y

-

el aparato, cuando es activado por primera vez o de forma repetida, solamente envía mensajes propios después de una tercera duración de tiempo (M*T_{AM}), que es mayor o igual que la primera duración de tiempo (T_{AM}) predeterminada, por medio del procesador a través de la interfaz de bus.